KR0170274B1 - 뮤트 제어 회로 - Google Patents

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KR0170274B1 KR1019950069721A KR19950069721A KR0170274B1 KR 0170274 B1 KR0170274 B1 KR 0170274B1 KR 1019950069721 A KR1019950069721 A KR 1019950069721A KR 19950069721 A KR19950069721 A KR 19950069721A KR 0170274 B1 KR0170274 B1 KR 0170274B1
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Abstract

본 발명은 뮤트 제어회로에 관한 것으로, 보다 상세하게는 각 출력을 뮤트시킴에 있어서 보다 간단한 회로로써 스위칭 노이즈를 효과적으로 제거할 수 있도록 한 뮤트제어회로에 관한 것이다. 본 발명의 뮤트제어회로는 각 뮤트 온/오프 동작신호를 받아 제어 펄스를 생성하는 펄스발생부(50)와, 상기 펄스발생부(50)의 제어펄스를 받아 충방전신호(PP,PN) 및 스위칭제어신호(CS,PO,QN,OP)를 발생하는 충방전신호발생부(100)와, 상기 충방전신호를 받아 전압/전류변환을 수행하여 전류신호를 출력하는 전압/ 전류변환부(200)와, 상기 전류변환된 신호를 받아 스위칭신호에 따라서 상기 출력단의 전류제어증폭부(4001,4002,...,400n)의 뮤트동작을 스위칭 제어하는 제어부(3001,3002,...,300n), 및 상기 뮤트동작신호를 받아 상기 충방전신호발생부(100)의 스위칭 제어신호에 의해 스위칭신호(SW1,SW2,....,SWn)를 발생하여 상기 제어부(3001,3002,...,300n)에 공급하는 스위칭신호발생부(150)를 포함하여 구성된다.

Description

뮤트 제어 회로
제1도는 종래의 뮤트 제어 회로의 블록 구성도.
제2도는 제 1도의 각 부의 파형도.
제3도는 본 발명에 의한 뮤트 제어 회로의 블록 구성도.
제4도는 제3도의 펄스 발생부의 상세 회로도.
제5도는 제4도의 제1펄스발생기의 회로도.
제6도는 제5도의 입력 및 출력 파형도.
제7도는 제3도의 충방전신호발생부의 회로도.
제8도는 펄스발생부의 출력이 포지티브펄스이고 제1비교기의 출력(CS)가 하이일 때, 제7도의 각 부의 신호 파형도.
제9도는 펄스발생부의 출력이 포지티브펄스이고 제1비교기의 출력(CS)가 로우일 때, 제7도의 각 부의 신호 파형도.
제10도는 펄스발생부의 출력이 네가티브펄스이고 제1비교기의 출력(CS)가 하이일 때, 제7도의 각 부의 신호 파형도.
제11도는 펄스발생부의 출력이 네가티브펄스이고 제1비교기의 출력(CS)가 로우일 때, 제7도의 각 부의 신호 파형도.
제12도는 제7도의 제2펄스발생기의 회로도.
제13도는 제12도의 입력 및 출력 파형도.
제14도는 제7도의 제3펄스발생기의 회로도.
제15도는 제14도의 입력 및 출력 파형도.
제16도는 제3도의 스위칭신호발생부의 상세 회로도.
제17도는 제16도의 각 스위치의 상세 회로도.
제18도는 제17도의 각 부의 파형도.
제19도는 제3도의 제어부 및 전류제어증폭부의 상세 블록도.
제20도는 제19도의 입력 및 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
50 : 펄스 발생부 100 : 충방전신호발생부
150 : 스위칭신호발생부 200 : 전압/전류(V/I)변환부
3001, 3002,..., 300n: 제어부 4001, 4002,..., 400n: CCA
본 발명은 뮤트 제어 회로에 관한 것으로, 보다 상세하게는 각 출력을 뮤트시킴에 있어서 보다 간단한 회로로써 스위칭 노이즈를 효과적으로 제거할 수 있도록 한 뮤트제어회로에 관한 것이다.
종래에는 제1도에 도시한 바와 같이, 출력단 증폭기로서 여러개의 전류제어증폭기(CURRENT CONTROL AMPLIFIER)(이하 , CCA)(401,402,...,40n)를 가진 시스템에서 각각의 CCA에 뮤팅(muting)을 걸거나 해제시킬 때, 뮤트 온/오프신호, 즉 뮤트신호의 스위칭에 따른 팝노이즈(popcorn noise; POP noise)를 제거하기 위한 수단으로써 각각 저항(R) 및 커패시터(C)로 구성된 저역통과필터(LPF)를 이용하여 충방전신호발생부(10)를 구성해 뮤트 신호를 스무딩(SMOOTH)하게 변하게 하였다. 또한, 충방전신호발생부(10)로부터의 출력신호는 전압/전류(V/I)변환부(20) 및 CCA의 제어부(30)를 거쳐 CCA에 뮤트신호를 가하거나 해제하는 동작을 수행한다.
제1도에 도시한 바와 같이, 출력단의 CCA가 복수개 접속되어 있는 경우 각 CCA(401,402,..., 40n)마다 각 뮤트 신호(M1,M2,..., Mn)를 받아서 상술한 바와 같은 동일한 과정을 거쳐 뮤트신호를 제어하게 된다.
제1도의 종래 뮤트제어회로에서 하나의 CCA와 관련한 뮤트동작을 살펴보면 다음과 같다. 뮤트 온시 제2도의 a)파형도에서와 같은 신호가 충방전신호발생부(10)에 들어오면, 제2도 b)에 도시된 바와 같이 저항 및 커패시터로 구성된 충반전신호발생부(10)의 출력에서 전압 파형 VLPF는 커패시터(C)의 충방전동작과 함께 스무딩하게 변한다. 즉, 저항을 거친 신호는 저항(R)과 커패시터(C)의 시정수에 따라 스무딩(SMOOTH)하게 증가한다. 상기 충방전신호발생부(10)의 출력은 전압/전류변환기(20)를 거쳐 출력전류(I0) (제2도의 c)로서 스무딩하게 증가시키고 CCA를 제어하는 전류(IX)를 천천히 감소시켜 CCA가 뮤트상태로 들어가게 해 팝노이즈를 제거하도록 한다. 한편, 뮤트 해제(mute off)시에는 상기와 반대로 CCA를 제어하는 전류(IX)(제2도의 d)를 천천히 증가시켜 팝노이즈를 제거해 뮤트동작이 해제되도록 하였다.
이와 같이, 종래에는 각각의 CCA를 뮤트 온/오프하기 위해서 제1도와 같이 각 CCA출력단의 갯수 만큼 충방전신호발생부(10)를 채용하므로써, 저항(R) 및 커패시터(C)의 수가 증가하게 되어 칩내의 접속핀수가 많아지는 단점이 있다.
상기 종래의 단점을 해결하기 위하여, 본 발명은 각 출력단으로의 뮤트신호의 온오프를 함에 있어, 접속핀수를 감소시킬 수 있는 뮤트 제어회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 뮤트 온/오프 동작시 스위칭에 의한 노이즈를 제거할 수 있는 뮤트 제어회로를 제공하는데 있다.
상기 목적들을 달성하기 위하여, 본 발명은 각 뮤트신호에 의해 상기 적어도 하나의 출력단을 뮤트제어하는 뮤트제어회로에 있어서, 상기 각 뮤트신호를 받아 제어펄스를 생성하는 펄스발생부; 상기 펄스발생부의 제어펄스를 받아 충방전신호 및 스위칭제어신호를 발생하는 충방전신호발생부; 상기 충방전신호를 받아 스위칭신호에 따라서 상기 출력단의 뮤트동작을 스위칭 제어하는 제어부; 및 상기 뮤트신호를 받아 상기 충방전신호발생부의 스위칭제어신호에 의해 스위칭신호를 발생하여 상기 제어부에 공급하는 스위칭신호발생부를 포함하는 뮤트제어회로를 제공한다.
이하, 본 발명의 바람직한 일 실시예에 대하여 그 구성 및 동작을 첨부된 도면을 참조하여 보다 상세히 설명하기로 한다.
제3도는 본 발명의 뮤트제어회로를 도시하고 있다. 제3도에 도시한 바와 같이, 본 발명에서는 하나의 충방전신호발생부(100)를 사용하여 여러개의 CCA(4001,4002,...,400n)의 뮤트동작을 제어하고 있다. 이를 위해, 본 발명은 제3도에 도시한 바와 상기 각 뮤트신호를 받아 제어펄스를 생성하는 펄스발생부(50)와, 상기 펄스발생부(50)의 제어펄스를 받아 충방전신호(PP,PN) 및 스위칭제어신호(CS,PO,ON,OP)를 발생하는 충방전신호발생부(100)와, 상기 충방전신호를 받아 전압/전류변환을 수행하여 전류신호를 출력하는 전압/전류변환부(200)와, 상기 전류변환된 신호를 받아 스위칭신호에 따라서 상기 출력단의 전류제어증폭부(4001,4002,...,400n)의 뮤트동작을 스위칭 제어하는 제어부(3001,3002,...,300n), 및 상기 뮤트신호를 받아 상기 충방전신호발생부(100)의 스위칭 제어신호에 의해 스위칭신호(SW1,SW2,...,SWn)를 발생하여 상기 제어부(3001,3002,...,300n)에 공급하는 스위칭신호발생부(150)를 포함하여 구성되는 뮤트제어회로를 제공한다.
다음, 제3도의 상세한 구성 및 그 동작설명을 하기로 한다. 제3도의 펄스발생부(50)는 각각의 뮤트신호를 받아, 뮤트신호의 포지티브엣지(POSITIVE EDGE)와 네가티브 엣지(NEGATIVE EDGE)에서 충방전신호발생부(100)의 제어신호로 사용될 펄스를 만들어 주기 위한 블록으로, 제4-6에는 상기 펄스발생부(50)의 상세 회로도와 파형도를 나타내었다.
제4도에 도시한 바와 같이, 펄스발생부(50)는 각 뮤트신호를 받아들이는 복수개의 제1펄스발생기(521,522,...,52n)와 상기 제1펄스발생기들의 포지티브신호들의 논리합을 구하는 오아게이트(54)와, 상기 제1펄스발생기들의 네가티브신호들의 논리합을 구하는 오아게이트(56)로 구성된다. 상기 각 펄스발생기는 제5도에 도시한 바와 같이, 입력신호(I)인 뮤트신호(M1,M2,...,Mn)를 받아서, 포지티브엣지시에는 원래의 신호와, 인버터(502)를 거쳐 지연기(504)에서 지연된 신호를 앤드게이트(508)에서 논리곱하여 펄스신호(P)를 발생한다. 네가티브엣지시에는 인버터(502)를 거친 신호와 상기 지연기(504)에서 지연된 신호가 다시 인버터(506)를 거친 신호를 논리곱하여 펄스신호(N)를 발생한다. 제6도에 도시한 파형과 같이, 각각의 제1펄스발생기에서 발생한 펄스신호(P,N)를 상기 오아게이트들(54,56)에서 논리합하여 제어용 펄스신호(PP,PN)을 생성해 충방전신호발생부(100)의 제어신호로 사용한다.
제3도의 충방전신호발생부(100)는 제7도에 도시한 바와 같이, 전단의 펄스발생부(50)에서 발생한 펄스(PP,PN)를 입력으로 받아 뮤트 온시 커패시터(C)에 충전되는 전압과 뮤트 오프시 커패시터(C)에서 방전되는 전압신호(CV)를 발생함과 동시에, 스위칭신호발생부(150)를 제어하는 제1 내지 제4 제어신호(CS,PO,ON,OP)를 만든다.
제7도에 도시한 바와 같이, 충방전신호발생부(100)의 제1비교기(140)는 커패시터(C)의 전위가 제1기준전압(VR1)보다 크면 하이를 발생하고, 제2비교기(150)는 커패시터(C)의 전위가 제2기준전압(VR2)보다 낮을 때 로우를 발생한다.
충방전신호발생부(100)의 제2펄스발생기(160)는 제12도 및 제13도에 도시한 바와 같이, 제1비교기(140)가 하이가 될 때 입력신호(I)와, 인버터(162) 및 지연기(164)를 거친 신호가 앤드게이트(166)에서 논리합되어 제2제어신호(PO)를 발생한다. 제3펄스발생기(170)는 제14도 및 제15도에 도시한 바와 같이, 제2비교기(150)가 로우가 될 때 인버터(172)에서 반전된 입력신호와 상기 지연기(174)를 거친 신호가 다시 인버터(176)를 거친 신호를 앤드게이트(178)에서 논리곱하여 제3제어신호(ON)를 발생한다.
충방전신호발생부(100)의 동작을 살펴보면 포지티브엣지에서 발생한 펄스가 들어오고(PP 신호), 커패시터(C)의 전위가 제1기준전압(VR1)보다 크게 되어 제1비교기(14)의 출력이 하이(제1제어신호CS=1)일때 제2플립플롭(DFF B)(120)의 Q출력을 하이로 해서 커패시터(C)를 미리 방전시키는데 제2비교기(150)에서 커패시터(C)의 전위가 제2기준전압(VR2)보아 낮아지면 제3펄스발생기(170)에서 발생한 제3제어신호(ON)의 반전신호에 의해 제2D플립플롭(DFF B)(120)를 리셋하여 방전이 정지된다. 제1플립플롭(DFF A)(110)의 출력이 포지티브엣지에서 발생한 펄스(PP신호)에서 하이로 잡혀져 있으므로 커패시터(C)의 전위는 DFF B(120)가 리셋트되면서 저항(114)과 커패시터(C)의 R, C시정수에 따라 증가하게 된다(제8도 참조).
포지티브엣지에서 발생한 펄스가 들어오고(PP신호), 커패시터(C)의 전위가 제1기준전압(VR1)보다 크게 되어 제1비교기(14)의 출력이 로우(CS=0)일 경우 방전 동작없이 R, C시정수에 따라 증가한다(제9도 참조).
한편, 전단의 펄스발생부(50)에서 네가티브엣지에서 발생한 펄스신호(PN신호)가 들어올 경우 DFF A(110)의 Q출력을 로우로 하고 이때 커패시터(C)의 전위가 제1기준전압(VR1)보다 크게 되어 제1비교기(14)의 출력이 하이(CS=1)이면 커패시터(C)는 R, C시정수에 따라 방전되고(제10도 참조), 네가티브엣지에서 발생한 펄스신호(PN신호)가 들어오고 커패시터(C)의 전위가 제1기준전압(VR1)보다 크게 되어 제1비교기(14)의 출력이 로우(CS=0)일 경우 제3D플립플롭(DFF C)(130)의 QB출력이 로우가 되도록 하여 커패시터(C)에 미리 충전시키고, 충전전압이 제1기준전압(VR1)보다 커지면 제2펄스발생기(160)에서 펄스(제2제어신호PO)가 발생해 충전이 멈추는데 DFF A(110)의 Q 출력이 로우이므로 커패시터(C)의 전위는 R, C시정수에 따라 방전된다(제11도 참조). 제7도에서, 부호들 112, 126, 134, 136는 신호들을 반전시키는 인버터들이고, 122, 132는 논리곱게이트이다. 또한, 114는 트랜지스터(116,118)의 도통여부에 따라서 커패시터(C)와 함께 저역통과필터를 구성하여 뮤트동작신호를 스무딩시키는 역할을 하는 저항(R)이다. 또한 180은 상기 제2 및 제3펄스발생기들(160,170)의 출력을 논리합하는 오아게이트로 스위칭신호발생부(150)의 스위칭을 위한 제4제어신호(OP)를 생성한다.
위와 같이 충방전 신호발생부(100)에서 일어나는 일련의 입 출력 파형도를 제8도 내지 제11도에 나타내었다. 제8도는 펄스발생부의 출력이 포지티브펄스(PP)이고 제1비교기(140)의 전위(제1제어신호; CS)가 하이일때, 제7도의 각 부의 신호 파형도이다. 제9도는 펄스발생부의 출력이 포지티브펄스(PP)이고 제1비교기(140)의 전위(CS)가 로우일 때, 제7도의 각 부의 신호 파형도이다. 제10도는 펄스발생부의 출력이 네가티브펄스(PN)이고 제1비교기(140)의 전위(CS)가 하이일 때, 제7도의 각 부의 신호 파형도이다. 제11도는 펄스발생부의 출력이 네가티브펄스(PN)이고 제1비교기(140)의 전위(CS)가 로우일 때, 제7도의 각 부의 신호 파형도이다. 즉, 충방전신호발생부(100)는 포지티브엣지에서의 펄스가 들어올 때(PP신호), 커패시터(C)의 전위가 하이이면 방전후 충전 동작이 되도록 하고 커패시터(C)의 전위가 로우이면 그래도 충전이 이루어지도록 하며 네가티브엣지에서의 펄스가 들어올 때(PN신호), 커패시터(C)의 전위가 로우이면 선충전(PRECHARGE)후 방전 동작이 되도록 하고 커패시터(C)의 전위가 하이이면 그대로 방전이 되도록 한다.
제3도의 제어부(3001,3002,...,300n)의 제1 및 제2스위치(SW1,SW2)를 제어하는 스위칭신호를 발생하는 스위칭신호발생부(150)는 제16도 및 제17도에 도시된 바와 같이, 뮤트신호, 충방전신호발생부(100)의 스위칭제어신호(CS,PO,ON,OP), 펄스발생부(50)의 PN펄스신호를 입력으로 받아 제어신호(SW1,SW2,...,SWn)를 만들어 낸다. 스위칭신호발생부(150)는 CCA의 수만큼의 스위칭신호발생기(1501,1502,...,150n)로 이루어지고, 각 스위칭신호발생기는 뮤트신호, 스위칭제어신호 및 PN펄스신호를 적절히 논리게이팅하여 스위칭신호를 발생하는 D플립플롭들(155,159)로 구성된다. 상기 논리게이팅수단은 제1D플립플롭(155)의 입력단에는 커패시터의 전위를 나타내는 제1제어신호(CS)를 인버팅하는 인버터(151)와, 인버터(151)의 출력과 뮤트신호 및 제4제어신호(OP)를 논리곱하여 제1D플립플롭(155)의 클럭으로 인가하는 앤드게이트(152)와, 상기 뮤트신호를 인버팅하는 인버터(153)와, 상기 인버터(153)의 출력과 제3제어신호(ON)을 낸딩하여 상기 제1D플립플롭(155)의 리셋트단으로 인가하는 낸드게이트(154)를 포함한다. 이와 유사하게 제2D플립플롭(159)의 입력단에도 뮤트신호와 제2제어신호(PO)가 앤드게이트(156)를 통해 클럭으로 인가되고, 뮤트신호와 PN펄스신호가 인버터(157) 및 낸드게이트(158)의 논리게이팅을 통해 리셋트신호로 인가하게 된다.
제18도에 도시한 바와 같이, 제1스위치(SW1)는 뮤트 온신호, CS=0, 제4제어신호(OP)신호가 들어올때 로우가 되고 뮤트 오프신호, 제3제어신호(ON)신호가 들어올때 하이가 되어 제1스위치(SW1)를 오프/온한다. 제2스위치(SW2)는 뮤트온신호, 제2제어신호(PO)신호가 들어올 때 하이가 되고 뮤트오프신호, PN펄스신호가 들어올 때 로우가 되어 제2스위치(SW2)를 온/오프한다.
제3도의 제어부(3001,3002,...,300n)는 제19도에 도시한 바와 같이, 스위칭신호발생부(150)로부터 공급되는 제1 및 제2스위치(SW1,SW2)의 온/오프신호와 전압/전류변환기(200)에서 출력되는 전류(IO)를 입력으로 받아 종래기술인 제1도의 구성과 유사한 구성 및 유사한 동작을 수행한다. 그러나, 본 발명에서는 제1 및 제2스위치의 스위칭동작을 통하여 각 CCA(4001,4002,...,400n)에 공급되는 뮤트신호를 제어하게 된다.
제20도에 도시한 바와 같이, 뮤트온신호가 들어오면 먼저 제1스위치(SW1)를 오프하고 전류(IO)가 제어전류(ICTL)를 감산하도록 경로를 만들고 IO가 ICTL보다 커 뮤트가 완료되면 제2스위치(SW2)를 온하여 다른 뮤트 온/오프신호에 영향을 받지 않도록 뮤트를 유지하도록 한다. 뮤트오프신호가 들어올 경우 먼저 제2스위치(SW2)를 오프하고 뮤트가 해제되도록 경로를 형성하고 뮤트가 해제되면 제1스위치(SW1)를 온하여 다른 뮤트 온/오프신호에 영향을 받지 않도록 전류(IO)를 차단한다.
상술한 바와 같이, 본 발명의 뮤트제어회로는 적어도 하나의 출력단을 뮤트시키기 위하여, 종래에는 뮤트 온/오프시 팝노이즈제거수단으로 출력단의 수만큼 각각 구성해 주었던 저역통과필터(LPF)를 단지 하나만 구비하여 각각의 출력단을 효율적으로 뮤트 제어할 수 있어 전체적인 칩의 접속핀의 갯수를 줄일 수 있는 효과가 있다.

Claims (15)

  1. 각 뮤트신호에 의해 상기 적어도 하나의 출력단(4001,4002,...,400n)을 뮤트제어하는 뮤트제어회로에 있어서, 상기 각 뮤트신호를 받아 제어펄스를 생성하는 펄스발생부(50); 상기 펄스발생부의 제어펄스를 받아 충방전신호 및 스위칭제어신호를 발생하는 충방전신호발생부(100); 상기 충방전신호를 받아 상기 출력단의 뮤트동작을 스위칭신호에 따라서 스위칭 제어하는 제어부(3001,3002,...,300n); 및 상기 뮤트신호를 받아 상기 충방전신호발생부의 스위칭제어신호에 의해 스위칭신호를 발생하여 상기 제어부에 공급하는 스위칭신호발생부(150)를 포함하는 뮤트제어회로.
  2. 제1항에 있어서, 상기 충방전신호를 받아 전압/전류변환하여 변환된 전류신호를 상기 제어부로 공급하는 전압/전류변환부(200)를 더 포함하는 것을 특징으로 하는 뮤트제어회로.
  3. 제1항 또는 제2항에 있어서, 상기 펄스발생부(50)는 각 뮤트신호를 받아들이는 복수개의 제1펄스발생기(521,522,...,52n); 상기 제1펄스발생기들의 포지티브신호들의 논리합을 구하는 오아게이트(54); 상기 제1펄스발생기들의 네가티브신호들의 논리합을 구하는 오아게이트(56);를 포함함을 특징으로 하는 뮤트제어회로.
  4. 제3항에 있어서, 상기 각 펄스발생기(521,522,...,52n)는 입력신호(I)인 뮤트 신호(M1,M2,...,Mn)를 받아서, 포지티브엣지시에는 원래의 신호와 인버터(502)를 거쳐 지연기(504)에서 지연된 신호를 앤드게이트(508)에서 논리곱하여 펄스신호(P)를 발생하고, 네가티브엣지시에는 인버터(502)를 거친 신호와 상기 지연기(504)에서 지연된 신호가 다시 인버터(506)를 거진 신호를 논리곱하여 펄스신호(N)를 발생함을 특징으로 하는 뮤트제어회로.
  5. 제4항에 있어서, 각각의 제1펄스발생기(521,522,...,52n)에서 발생한 펄스신호(P,N)를 논리합하여 제어용 펄스신호(PP,PN)을 생성해 충방전신호발생부(100)의 제어신호로 공급함을 특징으로 하는 뮤트제어회로.
  6. 제1항 또는 제2항에 있어서, 상기 충방전신호발생부(100)는 펄스발생부(50)에서 발생한 펄스(PP,PN)를 입력으로 받아 뮤트 온시 커패시터(C)에 충전되는 전압과 뮤트 오프시 커패시터(C)에서 방전되는 전압을 발생하도록 하여 커패시터(C)의 전위가 제1기준전압(VR1)보다 크면 하이를 발생하는 제1비교기(140); 상기 커패시터(C)의 전위가 제2기준전압(VR2)보다 낮을 때 로우를 발생하는 제2비교기(150); 상기 제1비교기 및 제2비교기의 출력을 받아 소정의 펄스를 발생하여 제어신호를 발생하는 제2 및 제3펄스발생부(160,170); 및 상기 제2 및 제3펄스발생부의 출력을 논리게이팅하여 다른 제어신호를 생성하는 오아게이트(180)를 포함하는 것을 특징으로 하는 뮤트제어회로.
  7. 제6항에 있어서, 상기 제2펄스발생부(160)는 상기 제1비교기(140)가 하이가 될 때 입력신호(I)와 인버터(162) 및 지연기(164)를 거친 신호가 앤드게이트(166)에서 논리합되어 펄스(PO)를 발생함을 특징으로 하는 뮤트제어회로.
  8. 제6항에 있어서, 상기 제3펄스발생기(170)는 상기 제2비교기(150)가 로우가 될 때 인버터(172)에서 반전된 입력신호와 상기 지연기(172)를 거친 신호가 다시 인버터(176)를 거친 신호를 앤드게이트(178)에서 논리곱하여 제3제어신호(ON)를 발생함을 특징으로 하는 뮤트제어회로.
  9. 제6항에 있어서, 포지티브엣지에서 발생한 펄스가 들어오고(PP 신호), 커패시터(C)의 전위가 제1기준전압(VR1)보다 크게 되어 제1비교기(140)의 출력이 하이(CS=1)일 때 커패시터(C)를 미리 방전시키기 위하여 Q출력을 하이로 하고, 상기 제2비교기(150)에서 커패시터(C)의 전위가 기준전압(VR2)보다 낮아지면 제2펄스발생기(160)에서 발생된 펄스에 의해 리셋트되어 방전을 정지시키는 D플립프롭(DFF B)(120);상기 펄스발생부(50)에서 네가티브엣지에서 발생한 펄스신호(PN신호)가 들어올 경우 Q출력을 로우로 되고 커패시터(C)의 전위가 제1기준전압(VR1)보다 크게 되어 제1비교기(140)의 출력이 하이(CS=1)이면 커패시터(C)는 시정수에 따라 방전되는 D플립플롭(DFF A)(110);및 네가티브엣지에서 발생한 펄스신호(PN신호)가 들어오고 커패시터(C)의 전위가 제1기준전압(VR1)보다 작게 되어 제1비교기(140)의 출력이 로우(CS=0)일 경우 QB출력이 로우로 되어, 커패시터(C)에 미리 충전시키고, 충전전압이 기준전압(VR1)보다 커지면 제2펄스발생기(160)에서 펄스가 발생해 충전이 멈추는데 커패시터(C)의 전위는 시정수에 따라 방전되도록 하는 D플립플롭(DFF C)(130)를 더 포함하는 것을 특징으로 하는 뮤트제어회로.
  10. 제1항 또는 제2항에 있어서, 상기 스위칭신호발생부(150)는 상기 뮤트신호, 충방전신호발생부(100)의 스위칭제어신호(CS,PO,ON,OP), 펄스발생부(50)의 PN펄스신호를 입력으로 받아 제어신호(SW1,SW2,...,SWn)를 생성하는 상기 출력단의 수만큼 스위칭신호발생기(1501,1502,...,150n)를 포함하는 것을 특징으로 하는 뮤트제어회로.
  11. 제10항에 있어서, 상기 각 스위칭신호발생기(1501,1502,...,150n)는 뮤트신호, 커패시터의 전위를 나타내는 제1제어신호, 스위칭제어신호를 논리게이팅하는 수단과, 상기 논리게이팅수단으로부터의 신호를 받아 스위칭신호를 발생하는 D플립플롭(155,159)을 포함하는 것을 특징으로 하는 뮤트제어회로.
  12. 제11항에 있어서, 상기 D플립플롭(155)의 입력단에는 제1제어신호(CS)를 인버팅하는 인버터(151)와, 인버터(151)의 출력과 뮤트신호 및 제어신호(OP)를 논리곱하여 D플립플롭(155)의 클럭으로 인가하는 앤드게이트(152)와, 상기 뮤트신호를 인버팅하는 인버터(153)와, 상기 인버터(153)의 출력과 제3제어신호(ON)을 낸딩하여 상기 D플립플롭(155)의 리셋트단으로 인가하는 낸드게이트(154)를 접속함을 특징으로 하는 뮤트제어회로.
  13. 제11항에 있어서, 상기 D플립플롭(159)의 입력단에는 상기 뮤트신호와 제2제어신호(PO)를 논리곱하여 클럭으로 인가하는 앤드게이트(156); 상기 뮤트신호를 인버팅하는 인버터(157)와; 상기 인버터(157)의 출력과 펄스발생부(50)의 네가티브펄스신호(PN)를 낸딩하여 리셋트신호로 인가하는 낸드게이트(158)를 접속함을 특징으로 하는 뮤트제어회로.
  14. 제2항에 있어서, 상기 제어부(3001,3002,...,300n)는 상기 스위칭신호발생부(150)로부터의 스위칭신호를 받아 상기 전압/전류변환부의 출력전류(IO)와 기준전류(IX)와의 논리게이팅을 통해 상기 출력단에 출력되도록 하는 제1 및 제2스위치(SW1,SW2)를 포함하며, 상기 제1스위치(SW1)는 뮤트 온신호, 제1제어신호(CS=0), 제4제어신호(OP)신호가 들어올 때 로우가 되고 뮤트 오프신호, 제3제어신호(ON)신호가 들어올 때 하이가 되어 제1스위치(SW1)를 오프/온하고, 상기 제2스위치(SW2)는 뮤트온신호, 제2제어신호(PO)신호가 들어올 때 하이가 되고 뮤트오프신호, 펄스발생부(50)의 네가티브펄스신호(PN)신호가 들어올 때 로우가 되어 제2스위치(SW2)를 온/오프함을 특징으로 하는 뮤트제어회로.
  15. 제14항에 있어서, 상기 충방전신호발생부(100)는 뮤트신호가 온이 될 때 커패시터의 전위를 체크하여 하이이면 방전시켜 충전이 되도록 하고 뮤트신호가 오프일 때 커패시터의 전위가 로우이면 선충전(precharge)시켜 방전이 되도록 하는 것을 특징으로 하는 뮤트제어회로.
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