JPH09115978A - 半導体装置の評価方法 - Google Patents
半導体装置の評価方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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-
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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Abstract
(57)【要約】
【課題】 半導体装置の薄膜の欠陥及び絶縁耐圧不良部
の評価方法を確立する。 【解決手段】 順に積層されるシリコン基板1、欠陥3
及び絶縁耐圧不良部4を有するゲート酸化膜2ならびに
ポリシリコン膜5を備える半導体装置100が湿式エッ
チング装置9の備える化学エッチング液7に浸漬され
る。シリコン基板1を陽極として湿式エッチング装置9
の備える直流電圧電源6によって電圧を印加した状態で
化学エッチングを行なう。欠陥3及び絶縁耐圧不良部4
上のポリシリコン膜5の表面には不動態化層10が形成
され、ゲート酸化膜2によって絶縁される領域のポリシ
リコン膜5表面には不動態化層10が形成されない。不
動態化層10が形成されない領域のポリシリコン膜5は
化学エッチング液7によって除去される。
の評価方法を確立する。 【解決手段】 順に積層されるシリコン基板1、欠陥3
及び絶縁耐圧不良部4を有するゲート酸化膜2ならびに
ポリシリコン膜5を備える半導体装置100が湿式エッ
チング装置9の備える化学エッチング液7に浸漬され
る。シリコン基板1を陽極として湿式エッチング装置9
の備える直流電圧電源6によって電圧を印加した状態で
化学エッチングを行なう。欠陥3及び絶縁耐圧不良部4
上のポリシリコン膜5の表面には不動態化層10が形成
され、ゲート酸化膜2によって絶縁される領域のポリシ
リコン膜5表面には不動態化層10が形成されない。不
動態化層10が形成されない領域のポリシリコン膜5は
化学エッチング液7によって除去される。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置に用いら
れる薄膜の評価方法に関するものである。
れる薄膜の評価方法に関するものである。
【0002】
【従来の技術】従来、半導体装置に使われる薄膜のう
ち、酸化膜の評価には化学エッチング液による化学的ウ
ェットエッチング法が用いられている。
ち、酸化膜の評価には化学エッチング液による化学的ウ
ェットエッチング法が用いられている。
【0003】図25〜27は、従来の半導体装置の酸化
膜の評価方法を工程順に示す断面図である。
膜の評価方法を工程順に示す断面図である。
【0004】図25では、評価対象たる半導体装置10
0の構造が示されている。半導体装置100は、シリコ
ン基板1上に絶縁薄膜たるゲート酸化膜2が設けられ、
さらにその上にポリシリコン膜5が形成されている。但
し、ゲート酸化膜2には欠陥3及び膜質異常による絶縁
耐圧不良部4が生じている。
0の構造が示されている。半導体装置100は、シリコ
ン基板1上に絶縁薄膜たるゲート酸化膜2が設けられ、
さらにその上にポリシリコン膜5が形成されている。但
し、ゲート酸化膜2には欠陥3及び膜質異常による絶縁
耐圧不良部4が生じている。
【0005】半導体装置100は図26に示されるよう
に化学エッチング液7に浸漬される。化学エッチング液
7の代表的なものとしては、KOH,NaOH,LiO
H,CsOH,NH4OH,エチレンジアミンピロカテ
コール,ヒドラジン及びコリンを含むようなアルカリ溶
液が挙げられる。例えば化学エッチング液7として60
℃に昇温した5規定KOHを用いることができる。
に化学エッチング液7に浸漬される。化学エッチング液
7の代表的なものとしては、KOH,NaOH,LiO
H,CsOH,NH4OH,エチレンジアミンピロカテ
コール,ヒドラジン及びコリンを含むようなアルカリ溶
液が挙げられる。例えば化学エッチング液7として60
℃に昇温した5規定KOHを用いることができる。
【0006】ポリシリコン膜5が化学エッチング液7に
よってエッチングされた後、ゲート酸化膜2の欠陥3を
通してシリコン基板1も結晶面に沿ってエッチングされ
るので、図27に示されるように、欠陥3が存在する箇
所にはエッチング跡30が形成される。
よってエッチングされた後、ゲート酸化膜2の欠陥3を
通してシリコン基板1も結晶面に沿ってエッチングされ
るので、図27に示されるように、欠陥3が存在する箇
所にはエッチング跡30が形成される。
【0007】
【発明が解決しようとする課題】従来の薄膜(ゲート酸
化膜etc.)の評価は以上のような手順で行なわれ
る。従って、絶縁耐圧不良部4が存在していても、これ
が化学エッチング液7に対してシリコン基板1のマスク
となるのでエッチング跡30は形成されず、その発見は
不可能である。さらに、絶縁耐圧不良部4の大きさによ
って異なる電流のリーク量がわからないという問題点が
あった。
化膜etc.)の評価は以上のような手順で行なわれ
る。従って、絶縁耐圧不良部4が存在していても、これ
が化学エッチング液7に対してシリコン基板1のマスク
となるのでエッチング跡30は形成されず、その発見は
不可能である。さらに、絶縁耐圧不良部4の大きさによ
って異なる電流のリーク量がわからないという問題点が
あった。
【0008】本発明は以上の点に鑑み、半導体装置の薄
膜の欠陥及び絶縁耐圧不良部の評価方法を確立すること
を目的とする。
膜の欠陥及び絶縁耐圧不良部の評価方法を確立すること
を目的とする。
【0009】
【課題を解決するための手段】請求項1記載の半導体装
置の評価方法は、(a)順に積層される第1半導体層、
絶縁膜及び第2半導体層とを含んで成る半導体装置を水
酸基を含む溶液に浸漬する工程と、(b)第1半導体層
を陽極として溶液に電圧を印加する工程とを備える。
置の評価方法は、(a)順に積層される第1半導体層、
絶縁膜及び第2半導体層とを含んで成る半導体装置を水
酸基を含む溶液に浸漬する工程と、(b)第1半導体層
を陽極として溶液に電圧を印加する工程とを備える。
【0010】請求項2記載の半導体装置の評価方法は請
求項1記載の半導体装置の評価方法であり、電圧の値が
変動する。
求項1記載の半導体装置の評価方法であり、電圧の値が
変動する。
【0011】請求項3記載の半導体装置の評価方法は請
求項1または2記載の半導体装置の評価方法であり、上
記半導体装置がEEPROMであり、前記EEPROM
の半導体基板、ゲート酸化膜及び浮遊ゲート電極がそれ
ぞれ上記第1半導体層、上記絶縁膜及び上記第2半導体
層に相当する。
求項1または2記載の半導体装置の評価方法であり、上
記半導体装置がEEPROMであり、前記EEPROM
の半導体基板、ゲート酸化膜及び浮遊ゲート電極がそれ
ぞれ上記第1半導体層、上記絶縁膜及び上記第2半導体
層に相当する。
【0012】請求項4記載の半導体装置の評価方法は請
求項1または2記載の半導体装置の評価方法であり、上
記半導体装置がDRAMであり、前記DRAMの容量下
部電極、容量絶縁膜及び容量上部電極がそれぞれ上記第
1半導体層、上記絶縁膜及び上記第2半導体層に相当す
る。
求項1または2記載の半導体装置の評価方法であり、上
記半導体装置がDRAMであり、前記DRAMの容量下
部電極、容量絶縁膜及び容量上部電極がそれぞれ上記第
1半導体層、上記絶縁膜及び上記第2半導体層に相当す
る。
【0013】請求項5記載の半導体装置の評価方法は請
求項2記載の半導体装置の評価方法であり、電圧の値が
周期的に変動する。
求項2記載の半導体装置の評価方法であり、電圧の値が
周期的に変動する。
【0014】請求項6記載の半導体装置の評価方法は請
求項2または5記載の半導体装置の評価方法であり、電
圧の値が、交互に繰り返される第1電圧値及び第1電圧
値よりも低い第2電圧値から成る。
求項2または5記載の半導体装置の評価方法であり、電
圧の値が、交互に繰り返される第1電圧値及び第1電圧
値よりも低い第2電圧値から成る。
【0015】請求項7記載の半導体装置の評価方法は請
求項6記載の半導体装置の評価方法であり、電圧のパル
ス幅デューティサイクルが50%以下である。
求項6記載の半導体装置の評価方法であり、電圧のパル
ス幅デューティサイクルが50%以下である。
【0016】
実施の形態1.図1に評価対象たる半導体装置100の
構造を示す。半導体装置100は、シリコン基板1上に
形成されたゲート酸化膜2、さらにその上に形成された
ポリシリコン膜5を備えている。シリコン基板1、ゲー
ト酸化膜2及びポリシリコン膜5はそれぞれ第1半導体
層、絶縁膜及び第2半導体層に相当する。従来の技術に
おいても説明したようにゲート酸化膜2には欠陥3及び
絶縁耐圧不良部4が生じている。
構造を示す。半導体装置100は、シリコン基板1上に
形成されたゲート酸化膜2、さらにその上に形成された
ポリシリコン膜5を備えている。シリコン基板1、ゲー
ト酸化膜2及びポリシリコン膜5はそれぞれ第1半導体
層、絶縁膜及び第2半導体層に相当する。従来の技術に
おいても説明したようにゲート酸化膜2には欠陥3及び
絶縁耐圧不良部4が生じている。
【0017】図2〜図4は、本発明の一実施の形態を工
程順に示す断面図である。
程順に示す断面図である。
【0018】図2に示されるように、半導体装置100
は湿式エッチング装置9の備える化学エッチング液7に
浸漬される。湿式エッチング装置9はさらに、化学エッ
チング液7に浸漬される接地電極8ならびに接地電極8
に接続される負極及び半導体装置100のシリコン基板
1に接続される正極とを有する直流電圧電源6を備えて
いる。そしてシリコン基板1に直流電圧を印加した状態
で化学エッチングを行なう。化学エッチング液7の代表
的なものとしては、KOH,NaOH,LiOH,Cs
OH,NH4OH,エチレンジアミンピロカテコール,
ヒドラジン及びコリンのようなアルカリ溶液が挙げられ
る。ここでヒドラジン(N2H4)自体は水酸基を持たな
いが、水溶液中では
は湿式エッチング装置9の備える化学エッチング液7に
浸漬される。湿式エッチング装置9はさらに、化学エッ
チング液7に浸漬される接地電極8ならびに接地電極8
に接続される負極及び半導体装置100のシリコン基板
1に接続される正極とを有する直流電圧電源6を備えて
いる。そしてシリコン基板1に直流電圧を印加した状態
で化学エッチングを行なう。化学エッチング液7の代表
的なものとしては、KOH,NaOH,LiOH,Cs
OH,NH4OH,エチレンジアミンピロカテコール,
ヒドラジン及びコリンのようなアルカリ溶液が挙げられ
る。ここでヒドラジン(N2H4)自体は水酸基を持たな
いが、水溶液中では
【0019】
【化1】
【0020】のようになり、水酸基が発生する。例えば
化学エッチング液7として60℃に昇温された5規定K
OHを用いることができる。
化学エッチング液7として60℃に昇温された5規定K
OHを用いることができる。
【0021】直流電圧電源6によって電圧を印加する
と、欠陥3上のポリシリコン膜5は基板1と同電位にな
り、また絶縁耐圧不良部4上のポリシリコン膜5にも電
位がかかる。そのため図3に示すように、シリコン基板
1の化学エッチング液7に接する面には不動態化層50
が形成され、欠陥3及び絶縁耐圧不良部4上のポリシリ
コン膜5の表面には、陽極酸化によって不動態化層10
が形成される。一方、ゲート酸化膜2によって絶縁され
る、ゲート酸化膜2を挟んでシリコン基板1と対向する
ポリシリコン膜5表面には不動態化層10が形成されな
いように直流電圧の大きさを調整することができる。不
動態化層10が形成されない領域のポリシリコン膜5は
化学エッチング液7によって化学エッチングされる。こ
のエッチングは不動態化層10の形成と並行して行われ
る。従って図4に示すように、欠陥3及び膜質異常の絶
縁耐圧不良部4上においてのみポリシリコン膜5は残存
する。
と、欠陥3上のポリシリコン膜5は基板1と同電位にな
り、また絶縁耐圧不良部4上のポリシリコン膜5にも電
位がかかる。そのため図3に示すように、シリコン基板
1の化学エッチング液7に接する面には不動態化層50
が形成され、欠陥3及び絶縁耐圧不良部4上のポリシリ
コン膜5の表面には、陽極酸化によって不動態化層10
が形成される。一方、ゲート酸化膜2によって絶縁され
る、ゲート酸化膜2を挟んでシリコン基板1と対向する
ポリシリコン膜5表面には不動態化層10が形成されな
いように直流電圧の大きさを調整することができる。不
動態化層10が形成されない領域のポリシリコン膜5は
化学エッチング液7によって化学エッチングされる。こ
のエッチングは不動態化層10の形成と並行して行われ
る。従って図4に示すように、欠陥3及び膜質異常の絶
縁耐圧不良部4上においてのみポリシリコン膜5は残存
する。
【0022】ここで不動態化層10の形成及び化学エッ
チングによる除去について説明する。シリコン基板1を
構成するポリシリコンのアルカリ溶液中での酸化は、
チングによる除去について説明する。シリコン基板1を
構成するポリシリコンのアルカリ溶液中での酸化は、
【0023】
【化2】
【0024】のように起こり、酸化シリコンである不動
態化層10が形成される。この酸化と並行して
態化層10が形成される。この酸化と並行して
【0025】
【化3】
【0026】のようなシリコン化合物のエッチングが起
こる。酸化シリコンのエッング反応も同様であると考え
られる。特に化学エッチング液7としてKOHが用いら
れる場合には、
こる。酸化シリコンのエッング反応も同様であると考え
られる。特に化学エッチング液7としてKOHが用いら
れる場合には、
【0027】
【化4】
【0028】の反応が進み、シリコンは
【0029】
【化5】
【0030】のようにエッチングされる。以上の化学式
より、不動態化層10の形成及び除去のどちらにも水酸
基が関与することが分かる。
より、不動態化層10の形成及び除去のどちらにも水酸
基が関与することが分かる。
【0031】以上のようにして欠陥3、絶縁耐圧不良部
4のいずれもが導電性を有することを利用してそれらの
上に不動態化層10を形成し、不動態化層10が形成さ
れていない領域のポリシリコン膜5を化学エッチング液
7で化学エッチングするので、欠陥のみならず絶縁耐圧
不良部4も評価することができる。
4のいずれもが導電性を有することを利用してそれらの
上に不動態化層10を形成し、不動態化層10が形成さ
れていない領域のポリシリコン膜5を化学エッチング液
7で化学エッチングするので、欠陥のみならず絶縁耐圧
不良部4も評価することができる。
【0032】又、リーク電流量によって不動態化層10
の形成量が異なるので、リーク電流量を推測して欠陥3
及び絶縁耐圧不良部4を評価することも可能である。し
かも本実施の形態では、不動態化層10を形成するプロ
セスと不動態化層10が形成されていない領域のポリシ
リコン膜5のアルカリエッチングを同時に行なうことが
できるので、簡便かつ迅速に評価が行なえる。
の形成量が異なるので、リーク電流量を推測して欠陥3
及び絶縁耐圧不良部4を評価することも可能である。し
かも本実施の形態では、不動態化層10を形成するプロ
セスと不動態化層10が形成されていない領域のポリシ
リコン膜5のアルカリエッチングを同時に行なうことが
できるので、簡便かつ迅速に評価が行なえる。
【0033】実施の形態2.実施の形態1の評価方法に
よると、欠陥3及び絶縁耐圧不良部4が近接するさいに
正しく評価を行えない場合がある。図5において欠陥3
a及び3bが近接する場合を例として示す。欠陥3a及
び3bによって挟まれる領域上のポリシリコン膜5が化
学エッチング液7によってエッチングされるよりも、欠
陥3a及び3bから導通した電流の作用によって不動態
化層10が形成される方が優勢であるため、単一の不動
態化層10が欠陥3a及び3b上に形成されている。
よると、欠陥3及び絶縁耐圧不良部4が近接するさいに
正しく評価を行えない場合がある。図5において欠陥3
a及び3bが近接する場合を例として示す。欠陥3a及
び3bによって挟まれる領域上のポリシリコン膜5が化
学エッチング液7によってエッチングされるよりも、欠
陥3a及び3bから導通した電流の作用によって不動態
化層10が形成される方が優勢であるため、単一の不動
態化層10が欠陥3a及び3b上に形成されている。
【0034】また図6に示すように、欠陥3aが比較的
大きい場合には欠陥3aからのリーク電流が大きくなる
ことによって不動態化層10の形成が促進され、互いに
近接しない欠陥3a及び3b上に単一の不動態化層10
が形成されることも考えられる。
大きい場合には欠陥3aからのリーク電流が大きくなる
ことによって不動態化層10の形成が促進され、互いに
近接しない欠陥3a及び3b上に単一の不動態化層10
が形成されることも考えられる。
【0035】これらの場合、二つの欠陥3a及び3bを
一つの欠陥として評価することとなる。実施の形態2で
はこのような場合にも対応して精度良く不良箇所の評価
を行うことができる技術を提示する。
一つの欠陥として評価することとなる。実施の形態2で
はこのような場合にも対応して精度良く不良箇所の評価
を行うことができる技術を提示する。
【0036】図7に本実施の形態において評価対象とな
る半導体装置100の構成を示す。その詳細は図1に示
されるものと同一であるので、同一の参照符号を付して
説明は省略する。
る半導体装置100の構成を示す。その詳細は図1に示
されるものと同一であるので、同一の参照符号を付して
説明は省略する。
【0037】図8〜10は本発明の実施の形態2による
半導体装置の酸化膜の評価方法を工程順に示す断面図で
ある。
半導体装置の酸化膜の評価方法を工程順に示す断面図で
ある。
【0038】図8に示されるように、半導体装置100
は湿式エッチング装置9aに備えられる化学エッチング
液7に浸漬される。湿式エッチング装置9aは実施の形
態1で示された湿式エッチング装置9の直流電圧電源6
がパルス電圧電源6aに置換された構成を有している。
パルス電圧電源6aは直流電圧電源6と同様に接地電極
8及びシリコン基板1に接続される。パルス電圧電源6
aは高電圧と低電圧を交互に発生させる。実施の形態1
と同様にして、化学エッチング液7として60℃に昇温
された5規定KOHを用いることができる。
は湿式エッチング装置9aに備えられる化学エッチング
液7に浸漬される。湿式エッチング装置9aは実施の形
態1で示された湿式エッチング装置9の直流電圧電源6
がパルス電圧電源6aに置換された構成を有している。
パルス電圧電源6aは直流電圧電源6と同様に接地電極
8及びシリコン基板1に接続される。パルス電圧電源6
aは高電圧と低電圧を交互に発生させる。実施の形態1
と同様にして、化学エッチング液7として60℃に昇温
された5規定KOHを用いることができる。
【0039】パルス電圧電源6aによって電圧を印加す
ると、欠陥3上のポリシリコン膜5は基板1と同電位に
なり、また絶縁耐圧不良部4上のポリシリコン膜5にも
電位がかかる。そのため図9に示すように欠陥3及び絶
縁耐圧不良部4上のポリシリコン膜5の表面には陽極酸
化によって不動態化層10が形成され、シリコン基板1
の表面には不動態化層50が形成される。一方、ゲート
酸化膜2によって絶縁される、ゲート酸化膜2を挟んで
シリコン基板1と対向するポリシリコン膜5表面には不
動態化層10が形成されないようにパルス電圧の高電圧
の大きさを調整することが可能である。不動態化層10
が形成されない領域のポリシリコン膜5は化学エッチン
グ液7によって電圧の印加と並行して化学エッチングさ
れる。従って図10に示されるように、欠陥3及び膜質
異常の絶縁耐圧不良部4上においてのみポリシリコン膜
5は残存する。
ると、欠陥3上のポリシリコン膜5は基板1と同電位に
なり、また絶縁耐圧不良部4上のポリシリコン膜5にも
電位がかかる。そのため図9に示すように欠陥3及び絶
縁耐圧不良部4上のポリシリコン膜5の表面には陽極酸
化によって不動態化層10が形成され、シリコン基板1
の表面には不動態化層50が形成される。一方、ゲート
酸化膜2によって絶縁される、ゲート酸化膜2を挟んで
シリコン基板1と対向するポリシリコン膜5表面には不
動態化層10が形成されないようにパルス電圧の高電圧
の大きさを調整することが可能である。不動態化層10
が形成されない領域のポリシリコン膜5は化学エッチン
グ液7によって電圧の印加と並行して化学エッチングさ
れる。従って図10に示されるように、欠陥3及び膜質
異常の絶縁耐圧不良部4上においてのみポリシリコン膜
5は残存する。
【0040】ここで、パルス電圧の高電圧が印加される
ときには不動態化層10の形成が化学エッチングによる
除去を上回り、パルス電圧の低電圧が印加されるときに
は下回る。従って、不動態化層10は成長と縮小を繰り
返すので、不動態化層10は過大とならない。さらにパ
ルス幅デューティサイクルを調整することによって不動
態化層10の成長と縮小のバランスを取り、不動態化層
10の大きさを制御することが可能である。バランスを
取るために、パルス幅デューティサイクルは50%以下
であることが望ましい。
ときには不動態化層10の形成が化学エッチングによる
除去を上回り、パルス電圧の低電圧が印加されるときに
は下回る。従って、不動態化層10は成長と縮小を繰り
返すので、不動態化層10は過大とならない。さらにパ
ルス幅デューティサイクルを調整することによって不動
態化層10の成長と縮小のバランスを取り、不動態化層
10の大きさを制御することが可能である。バランスを
取るために、パルス幅デューティサイクルは50%以下
であることが望ましい。
【0041】本実施の形態においては印加する電圧とし
てパルス電圧を用いた。しかし不動態化層10の形成が
過大となることを阻止するためには、電圧を変動させて
不動態化層10の成長速度を変化させれば良い。従って
パルス電圧に限らず、変動する電圧をシリコン基板1に
印加させることは本発明の精神に含まれる。また、電圧
の変動を周期的に電圧電源に行わせると、本実施の形態
による効果を容易に得ることが可能となる。
てパルス電圧を用いた。しかし不動態化層10の形成が
過大となることを阻止するためには、電圧を変動させて
不動態化層10の成長速度を変化させれば良い。従って
パルス電圧に限らず、変動する電圧をシリコン基板1に
印加させることは本発明の精神に含まれる。また、電圧
の変動を周期的に電圧電源に行わせると、本実施の形態
による効果を容易に得ることが可能となる。
【0042】実施の形態1で示されたように直流電圧が
印加されるならば、不動態化層10が過大となり図5及
び図6に示されるような不都合が評価の際に起こる可能
性がある。ところが本実施の形態2によれば、個々の欠
陥3あるいは絶縁耐圧不良部4上の不動態化層10の形
成量が適切となる。欠陥3a及び3b上にそれぞれ形成
される不動態化層10a及び10bを図11及び12に
それぞれ示す。本実施の形態によって、欠陥3及び絶縁
耐圧不良部4の大きさや位置について適切な評価を行う
ことが可能である。
印加されるならば、不動態化層10が過大となり図5及
び図6に示されるような不都合が評価の際に起こる可能
性がある。ところが本実施の形態2によれば、個々の欠
陥3あるいは絶縁耐圧不良部4上の不動態化層10の形
成量が適切となる。欠陥3a及び3b上にそれぞれ形成
される不動態化層10a及び10bを図11及び12に
それぞれ示す。本実施の形態によって、欠陥3及び絶縁
耐圧不良部4の大きさや位置について適切な評価を行う
ことが可能である。
【0043】本実施の形態ではパルス電圧を用いて陽極
酸化を行うため、欠陥3及び絶縁耐圧不良部4上に形成
される不動態化層10の形成量を制御することが可能で
ある。従って、欠陥3あるいは絶縁耐圧不良部4が大き
い場合あるいは近接する場合にも本実施の形態による評
価方法は有効である。
酸化を行うため、欠陥3及び絶縁耐圧不良部4上に形成
される不動態化層10の形成量を制御することが可能で
ある。従って、欠陥3あるいは絶縁耐圧不良部4が大き
い場合あるいは近接する場合にも本実施の形態による評
価方法は有効である。
【0044】もちろん本実施の形態においても実施の形
態1と同様に、不動態化層10を形成するプロセスと不
動態化層10が形成されていない領域のポリシリコン膜
のアルカリエッチングを同時に行なうことができるの
で、簡便かつ迅速に評価が行なえる。
態1と同様に、不動態化層10を形成するプロセスと不
動態化層10が形成されていない領域のポリシリコン膜
のアルカリエッチングを同時に行なうことができるの
で、簡便かつ迅速に評価が行なえる。
【0045】
実施例1.図13に本実施例の評価対象となるEEPR
OMの構成を示す。図1と同様の構成には同一の参照符
号を付す。シリコン基板1上に素子分離酸化膜13,ゲ
ート酸化膜2,ポリシリコン膜からなる浮遊ゲート電極
12,ゲート絶縁膜15,ポリシリコン膜からなるコン
トロールゲート電極14を形成したEEPROMの構成
が示されている。ゲート酸化膜2は欠陥3及び絶縁耐圧
不良部4を有する。
OMの構成を示す。図1と同様の構成には同一の参照符
号を付す。シリコン基板1上に素子分離酸化膜13,ゲ
ート酸化膜2,ポリシリコン膜からなる浮遊ゲート電極
12,ゲート絶縁膜15,ポリシリコン膜からなるコン
トロールゲート電極14を形成したEEPROMの構成
が示されている。ゲート酸化膜2は欠陥3及び絶縁耐圧
不良部4を有する。
【0046】図14及び15は、不揮発性メモリ半導体
装置のひとつである電気的に情報の書き込み消去が可能
なEEPROM(Electrically Erasable and Programm
ableRead Only Memory)のゲート酸化膜の本発明の実施
例1による評価を工程順に示す断面図である。
装置のひとつである電気的に情報の書き込み消去が可能
なEEPROM(Electrically Erasable and Programm
ableRead Only Memory)のゲート酸化膜の本発明の実施
例1による評価を工程順に示す断面図である。
【0047】実施の形態1において提示された湿式除去
装置9を用いることによって、シリコン基板1に直流電
圧を印加した状態で図14に示されるようにEEPRO
Mは化学エッチングされる。化学エッチング液7として
60℃に昇温した5規定KOHを用いることが可能であ
る。そのときにはシリコン基板1に数〜数十Vの直流電
圧を印加することによって、浮遊ゲート電極12のポリ
シリコン膜は欠陥3及び絶縁耐圧不良部4の上にある領
域のみ不動態化層10が形成される。
装置9を用いることによって、シリコン基板1に直流電
圧を印加した状態で図14に示されるようにEEPRO
Mは化学エッチングされる。化学エッチング液7として
60℃に昇温した5規定KOHを用いることが可能であ
る。そのときにはシリコン基板1に数〜数十Vの直流電
圧を印加することによって、浮遊ゲート電極12のポリ
シリコン膜は欠陥3及び絶縁耐圧不良部4の上にある領
域のみ不動態化層10が形成される。
【0048】コントロール電極14のポリシリコン膜と
ゲート酸化膜2で絶縁されている領域の浮遊ゲート電極
12のポリシリコン膜は電圧がシリコン基板1より低い
ことから、図15に示すように不動態化層10が形成さ
れない。コントロール電極14のポリシリコン膜のみな
らず、コントロール電極14及びゲート絶縁膜15が図
面の直角方向には連続ではないので、不動態化層10が
形成されない領域の浮遊ゲート電極12のポリシリコン
膜が化学エッチング液7によってアルカリエッチングさ
れ除去される。一方、不動態化層50が形成されたシリ
コン基板1ならびに不動態化層10が形成された欠陥3
及び絶縁耐圧不良部4上にある浮遊ゲート電極12のポ
リシリコン膜は化学エッチング液7によって化学エッチ
ングされない。又、化学エッチング液7でのエッチング
レートがポリシリコンよりも小さいので、素子分離酸化
膜13とゲート絶縁膜15はエッチングされずに残る。
ゲート酸化膜2で絶縁されている領域の浮遊ゲート電極
12のポリシリコン膜は電圧がシリコン基板1より低い
ことから、図15に示すように不動態化層10が形成さ
れない。コントロール電極14のポリシリコン膜のみな
らず、コントロール電極14及びゲート絶縁膜15が図
面の直角方向には連続ではないので、不動態化層10が
形成されない領域の浮遊ゲート電極12のポリシリコン
膜が化学エッチング液7によってアルカリエッチングさ
れ除去される。一方、不動態化層50が形成されたシリ
コン基板1ならびに不動態化層10が形成された欠陥3
及び絶縁耐圧不良部4上にある浮遊ゲート電極12のポ
リシリコン膜は化学エッチング液7によって化学エッチ
ングされない。又、化学エッチング液7でのエッチング
レートがポリシリコンよりも小さいので、素子分離酸化
膜13とゲート絶縁膜15はエッチングされずに残る。
【0049】本実施例では、不揮発性メモリ半導体装置
のひとつであるEEPROMのゲート酸化膜2に起因す
る不良を評価することができる。シリコン基板1に印加
する直流電圧の値をゲート酸化膜2の欠陥3及び絶縁耐
圧不良部4の上に存在する領域のポリシリコン膜にのみ
不動態化層10が形成される値よりも大きくすること
で、欠陥3及び絶縁耐圧不良部4を有するゲート酸化膜
2の上の全てのポリシリコン膜において不動態化層10
を形成することができる。従って、欠陥3及び絶縁耐圧
不良部4上のポリシリコン膜が化学エッチングされずに
残るので、欠陥3及び絶縁耐圧不良部4の有無及び存在
場所の評価を行うことが可能である。加えて本実施例で
は実施の形態1と同様に、不動態化層10を形成するプ
ロセスと不動態化層10が形成されていないポリシリコ
ン膜のアルカリエッチングを同時に行なうことができる
ので、簡便かつ迅速に評価が行なえる。
のひとつであるEEPROMのゲート酸化膜2に起因す
る不良を評価することができる。シリコン基板1に印加
する直流電圧の値をゲート酸化膜2の欠陥3及び絶縁耐
圧不良部4の上に存在する領域のポリシリコン膜にのみ
不動態化層10が形成される値よりも大きくすること
で、欠陥3及び絶縁耐圧不良部4を有するゲート酸化膜
2の上の全てのポリシリコン膜において不動態化層10
を形成することができる。従って、欠陥3及び絶縁耐圧
不良部4上のポリシリコン膜が化学エッチングされずに
残るので、欠陥3及び絶縁耐圧不良部4の有無及び存在
場所の評価を行うことが可能である。加えて本実施例で
は実施の形態1と同様に、不動態化層10を形成するプ
ロセスと不動態化層10が形成されていないポリシリコ
ン膜のアルカリエッチングを同時に行なうことができる
ので、簡便かつ迅速に評価が行なえる。
【0050】実施例2.図16に本実施例の評価対象と
なるEEPROMの構成を示す。その詳細は図13に示
されるものと同一であるので、同一の参照符号を付して
説明は省略する。
なるEEPROMの構成を示す。その詳細は図13に示
されるものと同一であるので、同一の参照符号を付して
説明は省略する。
【0051】図17及び18は、本発明の実施例2によ
るEEPROMのゲート酸化膜の評価を工程順に示す断
面図である。
るEEPROMのゲート酸化膜の評価を工程順に示す断
面図である。
【0052】図17に示されるように、EEPROMは
湿式エッチング装置9aに備えられる化学エッチング液
7に浸漬される。湿式エッチング装置9aは実施の形態
2と同一の構成を有している。高電圧と低電圧を交互に
発生するパルス電圧電源6aは接地電極8及びシリコン
基板1に接続される。化学エッチング液7として60℃
に昇温された5規定KOHを用いることが可能である。
湿式エッチング装置9aに備えられる化学エッチング液
7に浸漬される。湿式エッチング装置9aは実施の形態
2と同一の構成を有している。高電圧と低電圧を交互に
発生するパルス電圧電源6aは接地電極8及びシリコン
基板1に接続される。化学エッチング液7として60℃
に昇温された5規定KOHを用いることが可能である。
【0053】欠陥3及び絶縁耐圧不良部4上の浮遊ゲー
ト電極12のポリシリコン膜の表面には陽極酸化によっ
て不動態化層10が形成され、しかもゲート酸化膜2に
よって絶縁されるゲート酸化膜2を挟んでシリコン基板
1と対向する浮遊ゲート電極12のポリシリコン膜表面
には不動態化層10が形成されないようなパルス電圧の
高電圧の大きさは、たとえば化学エッチング液7として
60℃に昇温された5規定KOHを用いる場合、数〜数
十Vとなる。コントロール電極14のポリシリコン膜と
ゲート酸化膜2で絶縁されている領域の浮遊ゲート電極
12のポリシリコン膜は電圧がシリコン基板1より低い
ことから不動態化層10が形成されない。コントロール
電極14のポリシリコン膜のみならず、コントロール電
極14及びゲート絶縁膜15が図面の直角方向には連続
ではないので、不動態化層10が形成されない領域の浮
遊ゲート電極12のポリシリコン膜も化学エッチング液
7によってエッチングされ除去される。このエッチング
は電圧の印加と並行している。従って図18に示される
ように、欠陥3及び膜質異常の絶縁耐圧不良部4上にお
いてのみゲート浮遊電極12のポリシリコン膜は残存す
る。又、化学エッチング液7でのエッチングレートがポ
リシリコンよりも小さいので、素子分離酸化膜13とゲ
ート絶縁膜15はエッチングされずに残る。
ト電極12のポリシリコン膜の表面には陽極酸化によっ
て不動態化層10が形成され、しかもゲート酸化膜2に
よって絶縁されるゲート酸化膜2を挟んでシリコン基板
1と対向する浮遊ゲート電極12のポリシリコン膜表面
には不動態化層10が形成されないようなパルス電圧の
高電圧の大きさは、たとえば化学エッチング液7として
60℃に昇温された5規定KOHを用いる場合、数〜数
十Vとなる。コントロール電極14のポリシリコン膜と
ゲート酸化膜2で絶縁されている領域の浮遊ゲート電極
12のポリシリコン膜は電圧がシリコン基板1より低い
ことから不動態化層10が形成されない。コントロール
電極14のポリシリコン膜のみならず、コントロール電
極14及びゲート絶縁膜15が図面の直角方向には連続
ではないので、不動態化層10が形成されない領域の浮
遊ゲート電極12のポリシリコン膜も化学エッチング液
7によってエッチングされ除去される。このエッチング
は電圧の印加と並行している。従って図18に示される
ように、欠陥3及び膜質異常の絶縁耐圧不良部4上にお
いてのみゲート浮遊電極12のポリシリコン膜は残存す
る。又、化学エッチング液7でのエッチングレートがポ
リシリコンよりも小さいので、素子分離酸化膜13とゲ
ート絶縁膜15はエッチングされずに残る。
【0054】ここで実施の形態2と同様に、不動態化層
10は成長と縮小を繰り返すので、不動態化層10は過
大とならない。さらにパルス幅デューティサイクルを調
整することによって不動態化層10の成長と縮小のバラ
ンスを取り、不動態化層10の大きさを制御することが
可能である。バランスを取るために、パルス幅デューテ
ィサイクルは50%以下であることが望ましい。
10は成長と縮小を繰り返すので、不動態化層10は過
大とならない。さらにパルス幅デューティサイクルを調
整することによって不動態化層10の成長と縮小のバラ
ンスを取り、不動態化層10の大きさを制御することが
可能である。バランスを取るために、パルス幅デューテ
ィサイクルは50%以下であることが望ましい。
【0055】実施例1で示されたように直流電圧が印加
されるならば、不動態化層10が過大となり図5及び図
6に示されるような不都合が評価のさいに起こる可能性
がある。ところが本実施例2の評価方法によれば、個々
の欠陥3あるいは絶縁耐圧不良部4上の不動態化層10
の形成量が適切となる。従って、実施の形態2と同様の
理由によって、欠陥3及び絶縁耐圧不良部4の大きさや
位置について適切な評価を行うことが可能である。
されるならば、不動態化層10が過大となり図5及び図
6に示されるような不都合が評価のさいに起こる可能性
がある。ところが本実施例2の評価方法によれば、個々
の欠陥3あるいは絶縁耐圧不良部4上の不動態化層10
の形成量が適切となる。従って、実施の形態2と同様の
理由によって、欠陥3及び絶縁耐圧不良部4の大きさや
位置について適切な評価を行うことが可能である。
【0056】本実施例ではパルス電圧を用いて陽極酸化
を行うため、欠陥3及び絶縁耐圧不良部4上に形成され
る不動態化層10の形成量を制御することが可能であ
る。従って、欠陥3あるいは絶縁耐圧不良部4が大きい
場合あるいは近接する場合にも本実施例による評価方法
は有効である。
を行うため、欠陥3及び絶縁耐圧不良部4上に形成され
る不動態化層10の形成量を制御することが可能であ
る。従って、欠陥3あるいは絶縁耐圧不良部4が大きい
場合あるいは近接する場合にも本実施例による評価方法
は有効である。
【0057】もちろん本実施例においても実施例1と同
様に、不動態化層10を形成するプロセスと不動態化層
10が形成されていない領域のポリシリコン膜のアルカ
リエッチングを同時に行なうことができるので、簡便か
つ迅速に評価が行なえる。シリコン基板1に印加するパ
ルス電圧の値をゲート酸化膜2の欠陥3及び絶縁耐圧不
良部4の上に存在する領域のポリシリコン膜にのみ不動
態化層10が形成される値よりも大きくすることで、欠
陥3及び絶縁耐圧不良部4を有するゲート酸化膜2の上
の全てのポリシリコン膜において不動態化層10を形成
することができる。従って、欠陥3及び絶縁耐圧不良部
4上のポリシリコン膜が化学エッチングされずに残るの
で、欠陥3及び絶縁耐圧不良部4の有無及び存在場所の
評価を行うことが可能である。
様に、不動態化層10を形成するプロセスと不動態化層
10が形成されていない領域のポリシリコン膜のアルカ
リエッチングを同時に行なうことができるので、簡便か
つ迅速に評価が行なえる。シリコン基板1に印加するパ
ルス電圧の値をゲート酸化膜2の欠陥3及び絶縁耐圧不
良部4の上に存在する領域のポリシリコン膜にのみ不動
態化層10が形成される値よりも大きくすることで、欠
陥3及び絶縁耐圧不良部4を有するゲート酸化膜2の上
の全てのポリシリコン膜において不動態化層10を形成
することができる。従って、欠陥3及び絶縁耐圧不良部
4上のポリシリコン膜が化学エッチングされずに残るの
で、欠陥3及び絶縁耐圧不良部4の有無及び存在場所の
評価を行うことが可能である。
【0058】実施例3.図19に本実施例の評価対象と
なる積層型キャパシタタイプのダイナミック型ランダム
アクセスメモリー(DRAM:Dynamic Random Access
Memory)セルの構成を示す。実施例1と同様の構成には
同一の参照符号を付す。シリコン基板1上にゲート酸化
膜2、素子分離酸化膜13,ゲート電極16,n+不純
物拡散層1a,1b,層間絶縁膜18,ポリシリコン膜
からなるキャパシタ下部電極19,酸化膜からなるキャ
パシタ誘電体膜21,ポリシリコン膜からなるキャパシ
タ上部電極24が形成されている。キャパシタ誘電体膜
21は欠陥22及び膜質異常による絶縁耐圧不良部23
を有する。また、層間絶縁膜18には不純物拡散層1a
の一部を露出する開口部20が設けられている。
なる積層型キャパシタタイプのダイナミック型ランダム
アクセスメモリー(DRAM:Dynamic Random Access
Memory)セルの構成を示す。実施例1と同様の構成には
同一の参照符号を付す。シリコン基板1上にゲート酸化
膜2、素子分離酸化膜13,ゲート電極16,n+不純
物拡散層1a,1b,層間絶縁膜18,ポリシリコン膜
からなるキャパシタ下部電極19,酸化膜からなるキャ
パシタ誘電体膜21,ポリシリコン膜からなるキャパシ
タ上部電極24が形成されている。キャパシタ誘電体膜
21は欠陥22及び膜質異常による絶縁耐圧不良部23
を有する。また、層間絶縁膜18には不純物拡散層1a
の一部を露出する開口部20が設けられている。
【0059】図20及び21は、図19で示されたDR
AMセルのキャパシタ誘電体膜21の本発明の実施例3
による評価を工程順に示す断面図である。
AMセルのキャパシタ誘電体膜21の本発明の実施例3
による評価を工程順に示す断面図である。
【0060】実施の形態1において提示された直流電圧
電源6を備える湿式除去装置9を用いてシリコン基板1
に直流電圧を印加した状態で、図20に示されるように
DRAMセルは化学エッチング液7中で化学エッチング
される。化学エッチング液7として60℃に昇温した5
規定KOHを用いることが可能である。
電源6を備える湿式除去装置9を用いてシリコン基板1
に直流電圧を印加した状態で、図20に示されるように
DRAMセルは化学エッチング液7中で化学エッチング
される。化学エッチング液7として60℃に昇温した5
規定KOHを用いることが可能である。
【0061】直流電圧電源6によって電圧を印加する
と、欠陥22上のキャパシタ上部電極24は基板1と同
電位になり、また絶縁耐圧不良部23上のキャパシタ上
部電極24にも電位がかかる。そのため図3に示すよう
に、欠陥22及び絶縁耐圧不良部23上のキャパシタ上
部電極24の表面には、陽極酸化によって不動態化層1
0が形成され、シリコン基板1の化学エッチング液7に
接する表面には不動態化層50が形成される。一方、キ
ャパシタ誘電体膜21によって絶縁される、キャパシタ
誘電体膜21を挟んでキャパシタ下部電極19と対向す
るキャパシタ上部電極24表面には不動態化層10が形
成されないように直流電圧の大きさを調整することがで
きる。不動態化層10が形成されない領域のキャパシタ
上部電極24は化学エッチング液7によって化学エッチ
ングされる。このエッチングは不動態化層10の形成と
並行して行われる。従って図21に示すように、欠陥2
2及び絶縁耐圧不良部23上においてのみキャパシタ上
部電極24のポリシリコン膜は残存する。
と、欠陥22上のキャパシタ上部電極24は基板1と同
電位になり、また絶縁耐圧不良部23上のキャパシタ上
部電極24にも電位がかかる。そのため図3に示すよう
に、欠陥22及び絶縁耐圧不良部23上のキャパシタ上
部電極24の表面には、陽極酸化によって不動態化層1
0が形成され、シリコン基板1の化学エッチング液7に
接する表面には不動態化層50が形成される。一方、キ
ャパシタ誘電体膜21によって絶縁される、キャパシタ
誘電体膜21を挟んでキャパシタ下部電極19と対向す
るキャパシタ上部電極24表面には不動態化層10が形
成されないように直流電圧の大きさを調整することがで
きる。不動態化層10が形成されない領域のキャパシタ
上部電極24は化学エッチング液7によって化学エッチ
ングされる。このエッチングは不動態化層10の形成と
並行して行われる。従って図21に示すように、欠陥2
2及び絶縁耐圧不良部23上においてのみキャパシタ上
部電極24のポリシリコン膜は残存する。
【0062】本実施例では、積層型キャパシタタイプの
DRAMセルのキャパシタ誘電体膜21の不良を評価す
ることができる。シリコン基板1に印加する直流電圧の
値をキャパシタ誘電体膜21の欠陥22及び絶縁耐圧不
良部23の上に存在する領域のポリシリコン膜にのみ不
動態化層10が形成される値よりも大きくすることで、
欠陥22及び絶縁耐圧不良部23を有するキャパシタ誘
電体膜21の上の広い領域のポリシリコン膜において不
動態化層10を形成することができる。従って、欠陥2
2及び絶縁耐圧不良部23上のポリシリコン膜が化学エ
ッチングされずに残るので、欠陥22及び絶縁耐圧不良
部23の有無及び存在場所の評価を行うことが可能であ
る。加えて本実施例では不動態化層10を形成するプロ
セスと不動態化層10が形成されていないポリシリコン
膜のアルカリエッチングを同時に行なうことができるの
で、簡便かつ迅速に評価が行なえる。
DRAMセルのキャパシタ誘電体膜21の不良を評価す
ることができる。シリコン基板1に印加する直流電圧の
値をキャパシタ誘電体膜21の欠陥22及び絶縁耐圧不
良部23の上に存在する領域のポリシリコン膜にのみ不
動態化層10が形成される値よりも大きくすることで、
欠陥22及び絶縁耐圧不良部23を有するキャパシタ誘
電体膜21の上の広い領域のポリシリコン膜において不
動態化層10を形成することができる。従って、欠陥2
2及び絶縁耐圧不良部23上のポリシリコン膜が化学エ
ッチングされずに残るので、欠陥22及び絶縁耐圧不良
部23の有無及び存在場所の評価を行うことが可能であ
る。加えて本実施例では不動態化層10を形成するプロ
セスと不動態化層10が形成されていないポリシリコン
膜のアルカリエッチングを同時に行なうことができるの
で、簡便かつ迅速に評価が行なえる。
【0063】実施例4.図22に本実施例の評価対象と
なるDRAMセルの構成を示す。その詳細は図19に示
されるものと同一であるので、同一の参照符号を付して
説明は省略する。
なるDRAMセルの構成を示す。その詳細は図19に示
されるものと同一であるので、同一の参照符号を付して
説明は省略する。
【0064】図23及び図24は、本発明の実施例4に
よる、積層型キャパシタタイプのDRAMセルのキャパ
シタ誘電体膜21の評価を工程順に示す断面図である。
よる、積層型キャパシタタイプのDRAMセルのキャパ
シタ誘電体膜21の評価を工程順に示す断面図である。
【0065】図23に示されるように、DRAMセルは
湿式エッチング装置9aに備えられる化学エッチング液
7に浸漬される。湿式エッチング装置9aは実施の形態
2と同一の構成を有している。高電圧と低電圧を交互に
発生するパルス電圧電源6aを用いて図23に示される
ようにDRAMセルは化学エッチング液7中で化学エッ
チングされる。化学エッチング液7として60℃に昇温
した5規定KOHを用いることが可能である。
湿式エッチング装置9aに備えられる化学エッチング液
7に浸漬される。湿式エッチング装置9aは実施の形態
2と同一の構成を有している。高電圧と低電圧を交互に
発生するパルス電圧電源6aを用いて図23に示される
ようにDRAMセルは化学エッチング液7中で化学エッ
チングされる。化学エッチング液7として60℃に昇温
した5規定KOHを用いることが可能である。
【0066】パルス電圧電源6aによって電圧を印加す
ると、欠陥22上のキャパシタ上部電極24は基板1と
同電位になり、また絶縁耐圧不良部23上のキャパシタ
上部電極24にも電位がかかる。そのため図23に示す
ように欠陥22及び絶縁耐圧不良部23上のキャパシタ
上部電極24の表面には陽極酸化によって不動態化層1
0が形成され、シリコン基板1表面には不動態化層50
が形成される。一方、キャパシタ誘電体膜21によって
絶縁される、キャパシタ誘電体膜21を挟んでキャパシ
タ下部電極19と対向するキャパシタ上部電極24の表
面には不動態化層10が形成されないようにパルス電圧
の高電圧の大きさを調整することが可能である。不動態
化層10が形成されない領域のキャパシタ上部電極24
は化学エッチング液7によって電圧の印加と並行して化
学エッチングされる。従って図24に示されるように、
欠陥22及び絶縁耐圧不良部23上においてのみキャパ
シタ上部電極24のポリシリコン膜は残存する。
ると、欠陥22上のキャパシタ上部電極24は基板1と
同電位になり、また絶縁耐圧不良部23上のキャパシタ
上部電極24にも電位がかかる。そのため図23に示す
ように欠陥22及び絶縁耐圧不良部23上のキャパシタ
上部電極24の表面には陽極酸化によって不動態化層1
0が形成され、シリコン基板1表面には不動態化層50
が形成される。一方、キャパシタ誘電体膜21によって
絶縁される、キャパシタ誘電体膜21を挟んでキャパシ
タ下部電極19と対向するキャパシタ上部電極24の表
面には不動態化層10が形成されないようにパルス電圧
の高電圧の大きさを調整することが可能である。不動態
化層10が形成されない領域のキャパシタ上部電極24
は化学エッチング液7によって電圧の印加と並行して化
学エッチングされる。従って図24に示されるように、
欠陥22及び絶縁耐圧不良部23上においてのみキャパ
シタ上部電極24のポリシリコン膜は残存する。
【0067】ここで、パルス電圧の高電圧が印加される
ときには不動態化層10の形成が化学エッチングによる
除去を上回り、パルス電圧の低電圧が印加されるときに
は下回る。従って、不動態化層10は成長と縮小を繰り
返すので、不動態化層10は過大とならない。さらにパ
ルス幅デューティサイクルを調整することによって不動
態化層10の成長と縮小のバランスを取り、不動態化層
10の大きさを制御することが可能である。バランスを
取るために、パルス幅デューティサイクルは実施の形態
2及び実施例2と同様に50%以下であることが望まし
い。
ときには不動態化層10の形成が化学エッチングによる
除去を上回り、パルス電圧の低電圧が印加されるときに
は下回る。従って、不動態化層10は成長と縮小を繰り
返すので、不動態化層10は過大とならない。さらにパ
ルス幅デューティサイクルを調整することによって不動
態化層10の成長と縮小のバランスを取り、不動態化層
10の大きさを制御することが可能である。バランスを
取るために、パルス幅デューティサイクルは実施の形態
2及び実施例2と同様に50%以下であることが望まし
い。
【0068】実施例3で示されたように直流電圧が印加
されるならば、不動態化層10が過大となり、図5及び
図6に示されるような不都合が評価の際に起こる可能性
がある。ところが本実施例によれば、個々の欠陥22あ
るいは絶縁耐圧不良部23上の不動態化層10の形成量
が適切となる。本実施例の評価方法によって、欠陥22
及び絶縁耐圧不良部23の大きさや位置について適切な
評価を実施の形態2と同様に行うことが可能である。
されるならば、不動態化層10が過大となり、図5及び
図6に示されるような不都合が評価の際に起こる可能性
がある。ところが本実施例によれば、個々の欠陥22あ
るいは絶縁耐圧不良部23上の不動態化層10の形成量
が適切となる。本実施例の評価方法によって、欠陥22
及び絶縁耐圧不良部23の大きさや位置について適切な
評価を実施の形態2と同様に行うことが可能である。
【0069】本実施例ではパルス電圧を用いて陽極酸化
を行うため、欠陥22及び絶縁耐圧不良部23上に形成
される不動態化層10の形成量を制御することが可能で
ある。従って、欠陥22あるいは絶縁耐圧不良部23が
大きい場合あるいは近接する場合にも本実施例による評
価方法は有効である。
を行うため、欠陥22及び絶縁耐圧不良部23上に形成
される不動態化層10の形成量を制御することが可能で
ある。従って、欠陥22あるいは絶縁耐圧不良部23が
大きい場合あるいは近接する場合にも本実施例による評
価方法は有効である。
【0070】もちろん本実施例においても実施例3と同
様に、不動態化層10を形成するプロセスと不動態化層
10が形成されていない領域のポリシリコン膜のアルカ
リエッチングを同時に行なうことができるので、簡便か
つ迅速に評価が行なえる。シリコン基板1に印加するパ
ルス電圧の値をキャパシタ誘電体膜21の欠陥22及び
絶縁耐圧不良部23の上に存在する領域のポリシリコン
膜にのみ不動態化層10が形成される値よりも大きくす
ることで、欠陥22及び絶縁耐圧不良部23を有するキ
ャパシタ誘電体膜21の上の広い領域のポリシリコン膜
において不動態化層10を形成することができる。従っ
て、欠陥22及び絶縁耐圧不良部23上のポリシリコン
膜が化学エッチングされずに残るので、欠陥22及び絶
縁耐圧不良部23の有無及び存在場所の評価を行うこと
が可能である。
様に、不動態化層10を形成するプロセスと不動態化層
10が形成されていない領域のポリシリコン膜のアルカ
リエッチングを同時に行なうことができるので、簡便か
つ迅速に評価が行なえる。シリコン基板1に印加するパ
ルス電圧の値をキャパシタ誘電体膜21の欠陥22及び
絶縁耐圧不良部23の上に存在する領域のポリシリコン
膜にのみ不動態化層10が形成される値よりも大きくす
ることで、欠陥22及び絶縁耐圧不良部23を有するキ
ャパシタ誘電体膜21の上の広い領域のポリシリコン膜
において不動態化層10を形成することができる。従っ
て、欠陥22及び絶縁耐圧不良部23上のポリシリコン
膜が化学エッチングされずに残るので、欠陥22及び絶
縁耐圧不良部23の有無及び存在場所の評価を行うこと
が可能である。
【0071】
【発明の効果】請求項1記載の構成によれば、絶縁膜の
欠陥及び絶縁耐圧不良部が導電性を持つことを利用して
欠陥及び絶縁耐圧不良部上の第2半導体層に不動態化層
を形成し、同時に、絶縁され不動態化層が形成されない
領域の第2半導体層を溶液によって除去する。この不動
態化層を観察することによって欠陥及び絶縁耐圧不良部
の評価を迅速かつ簡便に行うことが可能となる。
欠陥及び絶縁耐圧不良部が導電性を持つことを利用して
欠陥及び絶縁耐圧不良部上の第2半導体層に不動態化層
を形成し、同時に、絶縁され不動態化層が形成されない
領域の第2半導体層を溶液によって除去する。この不動
態化層を観察することによって欠陥及び絶縁耐圧不良部
の評価を迅速かつ簡便に行うことが可能となる。
【0072】請求項2記載の構成によれば、不動態化層
の成長を増大及び減少させることが可能となり、また溶
液による化学エッチングによって形成量を減少させるこ
とが可能となる。不動態化層の形成量が過大とならない
ので、欠陥及び絶縁耐圧不良部の評価を精度良く行うこ
とが可能である。
の成長を増大及び減少させることが可能となり、また溶
液による化学エッチングによって形成量を減少させるこ
とが可能となる。不動態化層の形成量が過大とならない
ので、欠陥及び絶縁耐圧不良部の評価を精度良く行うこ
とが可能である。
【0073】請求項3記載の構成によれば、EEPRO
Mのゲート酸化膜の欠陥及び絶縁耐圧不良部の評価を行
うことが可能となる。
Mのゲート酸化膜の欠陥及び絶縁耐圧不良部の評価を行
うことが可能となる。
【0074】請求項4記載の構成によれば、DRAMの
容量絶縁膜の欠陥及び絶縁耐圧不良部の評価を行うこと
が可能となる。
容量絶縁膜の欠陥及び絶縁耐圧不良部の評価を行うこと
が可能となる。
【0075】請求項5記載の構成によれば、電圧電源に
所望の周期的な電圧変動パターンを記憶させ、容易に不
動態化層の形成量を適切なものとする事ができる。
所望の周期的な電圧変動パターンを記憶させ、容易に不
動態化層の形成量を適切なものとする事ができる。
【0076】請求項6記載の構成によれば、印加される
電圧がパルス電圧であるので、不動態化層はその成長と
溶液による除去を繰り返しながら形成されることとな
る。請求項4または5の構成に加えて、不動態化層の形
成量がより一層適切なものとなる。また、パルス電圧と
いう制御の容易な電圧を用いるので、実施が容易とな
る。
電圧がパルス電圧であるので、不動態化層はその成長と
溶液による除去を繰り返しながら形成されることとな
る。請求項4または5の構成に加えて、不動態化層の形
成量がより一層適切なものとなる。また、パルス電圧と
いう制御の容易な電圧を用いるので、実施が容易とな
る。
【0077】請求項7記載の構成によれば、不動態化層
の成長と溶液による除去とのバランスを適切に取ること
が可能となる。従って、請求項6記載の構成による効果
を一層高めることが可能となる。
の成長と溶液による除去とのバランスを適切に取ること
が可能となる。従って、請求項6記載の構成による効果
を一層高めることが可能となる。
【0078】以上のように本発明によれば、水酸基を含
む溶液内で電圧を印加しながら絶縁膜の評価を行うよう
に構成したため、絶縁膜の欠陥のみならず絶縁耐圧不良
部の有無が評価でき、さらに欠陥の程度によって異なる
リーク電流量を推定することができる。又、不動態化層
の形成量が過大とならないので、微細パターンを持つ半
導体装置の評価にも実施可能である。
む溶液内で電圧を印加しながら絶縁膜の評価を行うよう
に構成したため、絶縁膜の欠陥のみならず絶縁耐圧不良
部の有無が評価でき、さらに欠陥の程度によって異なる
リーク電流量を推定することができる。又、不動態化層
の形成量が過大とならないので、微細パターンを持つ半
導体装置の評価にも実施可能である。
【図1】 本発明の実施の形態1の評価対象である半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
【図2】 本発明の実施の形態1による半導体装置の酸
化膜の評価方法を工程順に示す断面図である。
化膜の評価方法を工程順に示す断面図である。
【図3】 本発明の実施の形態1による半導体装置の酸
化膜の評価方法を工程順に示す断面図である。
化膜の評価方法を工程順に示す断面図である。
【図4】 本発明の実施の形態1による半導体装置の酸
化膜の評価方法を工程順に示す断面図である。
化膜の評価方法を工程順に示す断面図である。
【図5】 本発明の実施の形態1による半導体装置の酸
化膜の評価方法を成された半導体装置の一例を示す断面
図である。
化膜の評価方法を成された半導体装置の一例を示す断面
図である。
【図6】 本発明の実施の形態1による半導体装置の酸
化膜の評価方法を成された半導体装置の他例を示す断面
図である。
化膜の評価方法を成された半導体装置の他例を示す断面
図である。
【図7】 本発明の実施の形態2の評価対象である半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
【図8】 本発明の実施の形態2による半導体装置の酸
化膜の評価方法を工程順に示す断面図である。
化膜の評価方法を工程順に示す断面図である。
【図9】 本発明の実施の形態2による半導体装置の酸
化膜の評価方法を工程順に示す断面図である。
化膜の評価方法を工程順に示す断面図である。
【図10】 本発明の実施の形態2による半導体装置の
酸化膜の評価方法を工程順に示す断面図である。
酸化膜の評価方法を工程順に示す断面図である。
【図11】 本発明の実施の形態2による半導体装置の
酸化膜の評価方法を成された半導体装置の一例を示す断
面図である。
酸化膜の評価方法を成された半導体装置の一例を示す断
面図である。
【図12】 本発明の実施の形態2による半導体装置の
酸化膜の評価方法を成された半導体装置の他例を示す断
面図である。
酸化膜の評価方法を成された半導体装置の他例を示す断
面図である。
【図13】 本発明の実施例1の評価対象であるEEP
ROMの構成を示す断面図である。
ROMの構成を示す断面図である。
【図14】 本発明の実施例1によるEEPROMのゲ
ート酸化膜の評価方法工程順に示す断面図である。
ート酸化膜の評価方法工程順に示す断面図である。
【図15】 本発明の実施例1によるEEPROMのゲ
ート酸化膜の評価方法工程順に示す断面図である。
ート酸化膜の評価方法工程順に示す断面図である。
【図16】 本発明の実施例2の評価対象であるEEP
ROMの構成を示す断面図である。
ROMの構成を示す断面図である。
【図17】 本発明の実施例2によるEEPROMのゲ
ート酸化膜の評価方法工程順に示す断面図である。
ート酸化膜の評価方法工程順に示す断面図である。
【図18】 本発明の実施例2によるEEPROMのゲ
ート酸化膜の評価方法工程順に示す断面図である。
ート酸化膜の評価方法工程順に示す断面図である。
【図19】 本発明の実施例3の評価対象であるDRA
Mの構成を示す断面図である。
Mの構成を示す断面図である。
【図20】 本発明の実施例3によるDRAMのゲート
酸化膜の評価方法工程順に示す断面図である。
酸化膜の評価方法工程順に示す断面図である。
【図21】 本発明の実施例3によるDRAMのゲート
酸化膜の評価方法工程順に示す断面図である。
酸化膜の評価方法工程順に示す断面図である。
【図22】 本発明の実施例4の評価対象であるDRA
Mの構成を示す断面図である。
Mの構成を示す断面図である。
【図23】 本発明の実施例4によるDRAMのゲート
酸化膜の評価方法工程順に示す断面図である。
酸化膜の評価方法工程順に示す断面図である。
【図24】 本発明の実施例4によるDRAMのゲート
酸化膜の評価方法工程順に示す断面図である。
酸化膜の評価方法工程順に示す断面図である。
【図25】 従来のゲート酸化膜の評価方法を工程順に
示す断面図である。
示す断面図である。
【図26】 従来のゲート酸化膜の評価方法を工程順に
示す断面図である。
示す断面図である。
【図27】 従来のゲート酸化膜の評価方法を工程順に
示す断面図である。
示す断面図である。
1 シリコン基板、2 ゲート酸化膜、3 ゲート酸化
膜2の欠陥、4 ゲート酸化膜2の膜質異常による絶縁
耐圧不良部、5 ポリシリコン膜、6 直流電圧電源、
6a パルス電圧電源、7 化学エッチング液、9,9
a 湿式除去装置、10,10a,10b,50 不動
態化層。
膜2の欠陥、4 ゲート酸化膜2の膜質異常による絶縁
耐圧不良部、5 ポリシリコン膜、6 直流電圧電源、
6a パルス電圧電源、7 化学エッチング液、9,9
a 湿式除去装置、10,10a,10b,50 不動
態化層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8247 H01L 29/78 371 29/788 29/792
Claims (7)
- 【請求項1】 (a)順に積層される第1半導体層、絶
縁膜及び第2半導体層とを含んで成る半導体装置を水酸
基を含む溶液に浸漬する工程と、 (b)前記第1半導体層を陽極として前記溶液に電圧を
印加する工程とを備える半導体装置の評価方法。 - 【請求項2】 上記電圧の値が変動する請求項1記載の
半導体装置の評価方法。 - 【請求項3】 上記半導体装置がEEPROMであり、 前記EEPROMの半導体基板、ゲート酸化膜及び浮遊
ゲート電極がそれぞれ上記第1半導体層、上記絶縁膜及
び上記第2半導体層に相当する請求項1または2記載の
半導体装置の評価方法。 - 【請求項4】 上記半導体装置がDRAMであり、 前記DRAMの容量下部電極、容量絶縁膜及び容量上部
電極がそれぞれ上記第1半導体層、上記絶縁膜及び上記
第2半導体層に相当する請求項1または2記載の半導体
装置の評価方法。 - 【請求項5】 上記電圧の上記値が周期的に変動する請
求項2記載の半導体装置の評価方法。 - 【請求項6】 上記電圧の上記値が、交互に繰り返され
る第1電圧値及び該第1電圧値よりも低い第2電圧値か
ら成る請求項2または5記載の半導体装置の評価方法。 - 【請求項7】 上記電圧のパルス幅デューティサイクル
が50%以下である請求項6記載の半導体装置の評価方
法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7268722A JPH09115978A (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の評価方法 |
TW085100552A TW295700B (en) | 1995-10-17 | 1996-01-16 | Evaluation method for semiconductor device |
US08/630,211 US5677204A (en) | 1995-10-17 | 1996-04-10 | Method of evaluating a thin film for use in semiconductor device |
DE19623822A DE19623822C2 (de) | 1995-10-17 | 1996-06-14 | Elektrochemisches Verfahren bei der Herstellung einer Halbleitervorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7268722A JPH09115978A (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の評価方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09115978A true JPH09115978A (ja) | 1997-05-02 |
Family
ID=17462444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7268722A Pending JPH09115978A (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の評価方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5677204A (ja) |
JP (1) | JPH09115978A (ja) |
DE (1) | DE19623822C2 (ja) |
TW (1) | TW295700B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104201131A (zh) * | 2014-09-02 | 2014-12-10 | 上海华力微电子有限公司 | 评估多晶硅栅极缺失缺陷的方法 |
JP2017538393A (ja) * | 2014-10-05 | 2017-12-21 | シー−モーティヴ テクノロジーズ インコーポレイテッド | 静電機械システム及び動作方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3980178B2 (ja) * | 1997-08-29 | 2007-09-26 | 株式会社半導体エネルギー研究所 | 不揮発性メモリおよび半導体装置 |
TW449832B (en) * | 1999-01-04 | 2001-08-11 | United Microelectronics Corp | Removing method of polysilicon defect |
US6689698B2 (en) * | 2001-11-13 | 2004-02-10 | Chartered Semiconductor Manufacturing Limited | Method for etching a silicided poly using fluorine-based reactive ion etching and sodium hydroxide based solution immersion |
US8318240B2 (en) * | 2008-11-17 | 2012-11-27 | Solopower, Inc. | Method and apparatus to remove a segment of a thin film solar cell structure for efficiency improvement |
US7979969B2 (en) * | 2008-11-17 | 2011-07-19 | Solopower, Inc. | Method of detecting and passivating a defect in a solar cell |
US8318239B2 (en) * | 2008-11-17 | 2012-11-27 | Solopower, Inc. | Method and apparatus for detecting and passivating defects in thin film solar cells |
CN102253325B (zh) * | 2010-05-21 | 2013-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种芯片失效分析方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5687338A (en) * | 1979-12-17 | 1981-07-15 | Matsushita Electric Ind Co Ltd | Detecting method of defect in insulating film |
JPS5998555A (ja) * | 1982-11-27 | 1984-06-06 | Fuji Electric Corp Res & Dev Ltd | 半導体装置の製造方法 |
JPS6134947A (ja) * | 1984-07-26 | 1986-02-19 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS61137329A (ja) * | 1984-12-10 | 1986-06-25 | Yokogawa Electric Corp | 半導体の微細加工方法 |
US4729970A (en) * | 1986-09-15 | 1988-03-08 | Energy Conversion Devices, Inc. | Conversion process for passivating short circuit current paths in semiconductor devices |
JPH021134A (ja) * | 1988-03-08 | 1990-01-05 | Toshiba Corp | 薄膜半導体素子の製造方法 |
US5141603A (en) * | 1988-03-28 | 1992-08-25 | The United States Of America As Represented By The Secretary Of The Air Force | Capacitor method for improved oxide dielectric |
JP3143915B2 (ja) * | 1990-09-20 | 2001-03-07 | 日産自動車株式会社 | 電解エッチングされる半導体基板 |
US5129982A (en) * | 1991-03-15 | 1992-07-14 | General Motors Corporation | Selective electrochemical etching |
US5208189A (en) * | 1991-09-30 | 1993-05-04 | Motorola, Inc. | Process for plugging defects in a dielectric layer of a semiconductor device |
-
1995
- 1995-10-17 JP JP7268722A patent/JPH09115978A/ja active Pending
-
1996
- 1996-01-16 TW TW085100552A patent/TW295700B/zh active
- 1996-04-10 US US08/630,211 patent/US5677204A/en not_active Expired - Fee Related
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104201131A (zh) * | 2014-09-02 | 2014-12-10 | 上海华力微电子有限公司 | 评估多晶硅栅极缺失缺陷的方法 |
JP2017538393A (ja) * | 2014-10-05 | 2017-12-21 | シー−モーティヴ テクノロジーズ インコーポレイテッド | 静電機械システム及び動作方法 |
Also Published As
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DE19623822C2 (de) | 1998-06-18 |
TW295700B (en) | 1997-01-11 |
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