CN104201131A - 评估多晶硅栅极缺失缺陷的方法 - Google Patents
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Abstract
本发明提供了一种评估多晶硅栅极缺失缺陷的方法,包括:将需要检测多晶硅栅极缺失的晶圆正常流片到完成栅极氧化层生成工艺,从而在硅衬底上形成由隔离区隔开的多个阱区,并且在所述多个阱区的表面形成栅极氧化层,而且在所述栅极氧化层中存在凹槽缺陷,所述凹槽缺陷位置下的硅衬底表面高度相对于其它硅衬底表面高度较高;对晶圆整体进行氧化硅刻蚀以去除硅片表面的栅极氧化层,刻蚀后凹槽缺陷位置处的硅衬底呈现凸起缺陷;通过检测易于检查的单晶硅凸起缺陷来确定存在凹槽缺陷的位置。由此,本发明能够迅速准确地检测多晶硅缺失问题,为实验设计以及问题解决提供数据依据,大大减少缺陷检测与问题解决的时间周期。
Description
技术领域
本发明涉及半导体制造领域,更具体地说,本发明涉及一种评估多晶硅栅极缺失缺陷的方法。
背景技术
随着半导体产品器件尺寸的微缩以及工艺的进步,越来越多的微小缺陷都将对产品良率产生巨大影响,尤其是作为关键层之一的多晶硅栅极氧化层沉积,如果有局部的栅极氧化层沉积不足或者缺失,将严重影响器件的功能,从而造成良率缺失,如图1所示为由多晶硅栅极氧化层缺失造成的漏点问题的失效分析。
目前,针对此类问题的检测方法非常有限,由于氧化硅栅极非常薄,并且透光性非常强,导致其微小的缺失无法被光学系统检测到;而其造成的漏点问题只是众多漏点问题之一,很难通过电性缺陷的检测方式有效甄别此问题,同时电性缺陷的问题通常只有在中段才最灵敏,对问题的澄清需要大量的时间周期,非常不利。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷,提供一种评估多晶硅栅极缺失缺陷的方法,能够迅速准确的检测多晶硅缺失问题,为实验设计以及问题解决提供数据依据,大大减少缺陷检测与问题解决的时间周期。
为了实现上述技术目的,根据本发明,提供了一种评估多晶硅栅极缺失缺陷的方法,包括:将需要检测多晶硅栅极缺失的晶圆正常流片到完成栅极氧化层生成工艺,从而在硅衬底上形成由隔离区隔开的多个阱区,并且在所述多个阱区的表面形成栅极氧化层,而且在所述栅极氧化层中存在凹槽缺陷,所述凹槽缺陷位置下的硅衬底表面高度相对于其它硅衬底表面高度较高;对晶圆整体进行氧化硅刻蚀以去除硅片表面的栅极氧化层,刻蚀后凹槽缺陷位置处的硅衬底呈现凸起缺陷;通过检测易于检查的单晶硅凸起缺陷来确定存在凹槽缺陷的位置。
优选地,采用干法刻蚀对晶圆整体进行氧化硅刻蚀。
优选地,采用湿法刻蚀对晶圆整体进行氧化硅刻蚀。
在本发明中,通过对所检测晶圆进行多晶硅栅极氧化层沉积,由于栅极氧化层形成的反应过程中硅衬底会被氧化,所以多晶硅栅极氧化层缺失的位置的硅衬底的高度相对较高,然后通过湿法或干法刻蚀的方式将生长的多晶硅栅极氧化层去除,这样未生长栅极的硅衬底将呈现凸起状态,由于其透光性较差,很容易被光学检测机台检查出来。由此,本发明能够迅速准确地检测多晶硅缺失问题,为实验设计以及问题解决提供数据依据,大大减少缺陷检测与问题解决的时间周期。
附图说明
结合附图,并通过参考下面的详细描述,将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征,其中:
图1示意性地示出了正常的多晶硅栅极氧化层生长示意图。
图2示意性地示出了异常的多晶硅栅极氧化层生长示意图。
图3至图4示意性地示出了根据本发明优选实施例的评估多晶硅栅极缺失缺陷的方法。
需要说明的是,附图用于说明本发明,而非限制本发明。注意,表示结构的附图可能并非按比例绘制。并且,附图中,相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂,下面结合具体实施例和附图对本发明的内容进行详细描述。
本发明的技术原理在于,通过对所检测晶圆进行多晶硅栅极氧化层沉积,由于栅极氧化层形成的反应过程中硅衬底会被氧化,所以多晶硅栅极氧化层缺失的位置的硅衬底的高度相对较高,然后通过湿法或干法刻蚀的方式将生长的多晶硅栅极氧化层去除,这样未生长栅极的硅衬底将呈现凸起状态,由于其透光性较差,很容易被光学检测机台检查出来。
并最终通过检查单晶硅的凸起反应实际的多晶硅栅极氧化层缺失问题。
图3至图4示意性地示出了根据本发明优选实施例的评估多晶硅栅极缺失缺陷的方法。
如图所示,根据本发明优选实施例的评估多晶硅栅极缺失缺陷的方法包括:
将需要检测多晶硅栅极缺失的晶圆正常流片到完成栅极氧化层生成工艺,从而在硅衬底100上形成由隔离区400隔开的第一阱区200和第二阱区300,并且在第一阱区200和第二阱区300的表面形成栅极氧化层500、600。
如图1和图2所示,分别为正常和异常的多晶硅栅极氧化层生长情况示意图;在晶硅栅极氧化层生长正常的情况下,如图1所示,第一阱区200上的栅极氧化层500和第二阱区300上的栅极氧化层600都呈现正常的连续均匀状态;但是如图2所示,在晶硅栅极氧化层生长不正常的情况下,第一阱区200或第二阱区300上的栅极氧化层形成有凹槽缺陷510;然而,由于这个凹槽缺陷510太薄(不明显),如果直接检测这个缺陷,则往往无法快速有效地将其直接检测出来。
进一步地,如图2所示,栅极氧化层形成的生成反应过程中硅衬底会被氧化,所以多晶硅栅极氧化层凹槽缺陷800位置下的硅衬底表面高度相对于其它硅衬底表面高度较高,形成突出表面。这个突出表面的相对高度差相对于凹槽缺陷510明显,这样后续在单独对该突出表面进行检查时,显然比检查凹槽缺陷510方便得多。
由此,本发明进一步对晶圆整体进行氧化硅刻蚀,刻蚀过程中主要去除硅片表面的氧化物,刻蚀过程可以采用干法或湿法刻蚀,如图3所示的箭头所示;刻蚀后,多晶硅缺失位置的硅衬底(单晶硅)将呈现凸起缺陷520,如图4所示。实际上,可以理解的是,该刻蚀步骤的目的就是为了将凸起缺陷520显露出来以便于能够方便地检测该凸起缺陷520。
如上所述,凸起缺陷520比凹槽缺陷510易于检测。所以本发明能够将原本不易检测的多晶硅栅极缺失缺陷的检测转换为易于检测的单晶硅凸起缺陷520的检测,从而大大提高缺陷检测的效率和精确度。
因此,此后,可以通过检测易于检查的单晶硅凸起缺陷来确定存在凹槽缺陷的位置,从而最终反映多晶硅缺失问题。
例如,可以以40纳米产品为例,在薄多晶硅栅极氧化层生长完毕后,对多晶硅栅极氧化层缺陷进行实验设计,并对所作的实验晶圆进行刻蚀,由于刻蚀是以去除多晶硅栅极氧化层为目的,所以栅极缺失的位置底部的硅衬底将呈现凸起状态,且很容易被光学扫描检测出来,从而实现对实验设计结果的评估。
本发明将能够迅速准确的检测多晶硅缺失问题,为实验设计以及问题解决提供数据依据,大大减少缺陷检测与问题解决的时间周期。
此外,需要说明的是,除非特别说明或者指出,否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (3)
1.一种评估多晶硅栅极缺失缺陷的方法,其特征在于包括:
将需要检测多晶硅栅极缺失的晶圆正常流片到完成栅极氧化层生成工艺,从而在硅衬底上形成由隔离区隔开的多个阱区,并且在所述多个阱区的表面形成栅极氧化层,而且在所述栅极氧化层中存在凹槽缺陷,所述凹槽缺陷位置下的硅衬底表面高度相对于其它硅衬底表面高度较高;
对晶圆整体进行氧化硅刻蚀以去除硅片表面的栅极氧化层,刻蚀后凹槽缺陷位置处的硅衬底呈现凸起缺陷;
通过检测易于检查的单晶硅凸起缺陷来确定存在凹槽缺陷的位置。
2.根据权利要求1所述的评估多晶硅栅极缺失缺陷的方法,其特征在于,采用干法刻蚀对晶圆整体进行氧化硅刻蚀。
3.根据权利要求1或2所述的评估多晶硅栅极缺失缺陷的方法,其特征在于,采用湿法刻蚀对晶圆整体进行氧化硅刻蚀。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Family
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Country Status (1)
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