JPH0887249A - マルチシンク対応液晶ディスプレイ装置の表示制御装置及び表示制御方法 - Google Patents

マルチシンク対応液晶ディスプレイ装置の表示制御装置及び表示制御方法

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JPH0887249A
JPH0887249A JP6244858A JP24485894A JPH0887249A JP H0887249 A JPH0887249 A JP H0887249A JP 6244858 A JP6244858 A JP 6244858A JP 24485894 A JP24485894 A JP 24485894A JP H0887249 A JPH0887249 A JP H0887249A
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Abstract

(57)【要約】 【目的】液晶表示パネルのドット数と映像表示期間のド
ット数が異なる映像信号が入力されても、画面のある方
向に片寄って表示されることなく、画面の中央に常に映
像信号が表示する表示制御装置及び方法の提供。 【構成】水平・垂直同期信号から入力映像信号の水平・
垂直周波数のモードを求める周波数判定回路と、求めら
れた周波数モードよりその入力映像信号に適した画面モ
ードに設定するメモリ回路と、水平・垂直表示位置が任
意に設定可能な水平・垂直タイミング発生回路と、を備
え、入力映像信号の水平・垂直周波数を求めることによ
り、その周波数にあった水平・垂直タイミング信号の発
生を制御して、液晶表示装置の液晶表示パネルのドット
数と映像表示期間のドット数が異なる映像信号が入力さ
れても、常に、使用する液晶表示パネルの画面の中央に
表示可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関し、
特にマルチシンク型表示装置のように複数の信号規格の
映像信号を表示できる装置及び制御方法に関する。
【０００２】
【従来の技術】近年、液晶表示装置は、ＣＲＴディスプ
レイの代替えとして薄型、低電圧、低消費電力などの特
徴を生かし、パーソナルコンピュータ、ワードプロセッ
サ、カラーテレビなどに実用化されている。
【０００３】マルチシンク型表示装置とは、マルチシン
ク（マルチシンクとは複数の信号に同期可能な自動周波
数追従を表わす）機能により複数の解像度表示に対応す
るよう構成されたディスプレイを表わし、一台のディス
プレイで、例えば６４０×４００、６４０×４８０、１
０２４×７６８、１１２０×７５０ドット等の複数の解
像度表示に対応可能とされるものである。なお、「ＭＵ
ＬＴＩＳＹＮＣ」はＮＥＣホームエレクトロニクス株式
会社の商標である（米国ではNEC HOME ELECTRONICS(U.
S.A) INC.の登録商標、米国商標登録番号第1,443,951
号）。
【０００４】従来、１台の液晶ディスプレイ装置で複数
の信号規格の入力信号に対応する場合には、入力信号に
より垂直・水平の表示位置が異なる恐れがあるため、表
示位置の補正として、例えば、特開平３−２８００８４
号公報には、図７に示すような液晶表示装置用制御回路
が提案されている。
【０００５】図７を参照して、前記特開平３−２８００
８４号公報に開示された従来の液晶表示装置用制御回路
（「従来例１」という）は、垂直同期信号判別回路７
１、水平同期信号判別回路７２、画面モード記憶回路７
３、水平垂直同期信号論理変換回路７４及び液晶制御回
路７５からなる。垂直同期信号判別回路７１は、分周回
路７６とラッチ回路７７とからなり、水平同期信号判別
回路７２は、分周回路７８とラッチ回路７９とからな
る。
【０００６】以下に、図７に示す従来の液晶表示装置用
制御回路の回路動作を説明する。
【０００７】入力される垂直同期信号ＶＳ及び水平同期
信号ＨＳは、垂直同期信号判別回路７１及び水平同期信
号判別回路７２に入力され、各々の同期信号の極性が正
負いずれであるかが判定される。例えば、同期信号判別
回路の出力がＨｉｇｈレベルであれば正極性、Ｌｏｗレ
ベルであれば負極性と判断される。
【０００８】次に、垂直同期信号判別回路７１及び水平
同期信号判別回路７２の出力信号は、後段の画面モード
記憶回路７３に転送され、水平垂直同期信号論理変換回
路７４及び液晶制御回路５に供給される。水平垂直同期
信号論理変換回路７４では、出力される垂直同期信号Ｖ
Ｓと水平同期信号ＨＳは、画面モードによらずに常に一
定の論理状態へ変換される。
【０００９】一方、液晶制御回路７５は、画面モード記
憶回路７３からのデータに従い、各々の画面モードにあ
った垂直画面位置や水平画面位置の処理を行う。例え
ば、図８に示すように、水平同期信号の極性が負、垂直
同期信号の極性が負と判断されれば、現在入力されてい
る信号がＡモードと判断され、使用している液晶表示パ
ネルの画面の中央部分に自動的に表示されるようにな
る。
【００１０】このようにして、水平及び垂直同期信号の
極性判定信号より、使用している液晶表示パネル内の画
面のある方向に片寄って表示されることなく、自動的に
画面の中央部分に常に表示できるように制御可能とな
る。
【００１１】しかし、この従来の方法では、上記の如
く、水平同期信号ＨＳ及び垂直同期信号ＶＳの２本の信
号で制御している関係上、４モードの信号にしか対応す
ることができない。
【００１２】上記従来例１の回路構成の一部を変更して
表示位置の補正を行なうものとして、例えば特開平３−
２８００８５号公報には、図９に示すような液晶表示用
制御回路が提案されている。
【００１３】図９を参照して、前記特開平３−２８００
８５号公報に開示された液晶表示用制御回路（「従来例
２」という）は、垂直同期信号判別回路８１、水平同期
信号と垂直同期信号の関係判別回路８２、画面モード回
路８３、水平垂直同期信号論理変換回路８４、液晶制御
回路８５からなる。垂直同期信号判別回路８１はカウン
タ回路８６とラッチ回路８７とからなり、関係判別回路
８２は、遅延回路８８とゲート回路８９とカウンタ回路
９０とからなる。
【００１４】以下にこの従来例２の回路動作について説
明する。
【００１５】入力される垂直同期信号ＶＳ及び水平同期
信号ＨＳは、垂直同期信号判別回路８１及び水平同期信
号と垂直同期信号の関係判別回路８２に入力される。
【００１６】垂直同期信号判別回路８１は、入力される
垂直同期信号ＶＳの極性を判定する回路である。この垂
直同期信号判別回路８１の動作は、前記従来例１と同様
であるため、その説明を省略する。
【００１７】次に、水平同期信号と垂直同期信号の関係
判別回路８２について説明する。
【００１８】水平垂直同期信号論理変換回路８４は、垂
直同期信号判別回路８１の出力信号より垂直同期信号Ｖ
Ｓの論理状態を必要に応じて反転し、常に正論理の垂直
同期信号ＶＳを遅延回路８８へ出力する。遅延回路８８
は、垂直同期信号ＶＳを遅延させて垂直同期信号ＤＶＳ
をゲート回路８９へ出力する。
【００１９】ゲート回路８９は、遅延された垂直同期信
号ＤＶＳと水平同期信号ＨＳの論理積を行い論理積信号
ＤＶＨをカウンタ回路９０へ出力する。カウンタ回路９
０は、垂直同期信号ＶＳに同期して論理積信号ＤＶＨを
カウントし、結果を画面モード回路８３へ出力する。
【００２０】画面モード回路８３は、論理積信号ＤＶＨ
のカウント数を画面モードに分類する。例えば、図１０
に示すように、例えば論理積信号ＤＶＨのカウント数が
３カウントならばＡモード、２カウントならばＢモード
と判別する。
【００２１】そして、画面モードが判断されると水平同
期信号ＨＳが正論理か負論理か決定できるため、水平垂
直同期信号論理変換回路８４に指示し、水平同期信号Ｈ
Ｓは、例えば正論理の水平同期信号ＨＳに変換される。
【００２２】液晶制御回路８５は、前記従来例１と同様
に、画面モード回路８３からのデータに従い、各々の画
面モードにあった垂直画面位置や水平画面位置の処理を
行う。但し、従来例２の画面モードの判別は図１０に従
って行なわれており、この点が前記従来例１と相違して
いる。
【００２３】以上のように、従来例２では、水平同期信
号と垂直同期信号から自動的に画面モードを検出し、検
出した画面モードにより画面の水平位置や垂直位置の設
定が自動的にできるように構成されている。すなわち、
画面のある方向に片寄って表示されることなく、画面の
中央部に自動的に表示することが可能となる。
【００２４】しかし、前記従来例１同様に、従来例２の
方法でも水平及び垂直同期信号の２本の信号で制御して
いる関係上、４モードの信号にしか対応することができ
ない。
【００２５】
【発明が解決しようとする課題】以上説明したように、
従来、１台の液晶ディスプレイ装置で複数の入力信号に
対応する場合は、前記した通り、４モードの信号には対
応することができるが、これ以上のモードに対応するこ
とはできなかった。
【００２６】そこで、本発明の目的は、このような問題
点を解決し、１台の液晶ディスプレイ装置で複数の信号
規格（例えば５種類以上）の入力映像信号を表示した場
合でも、使用する液晶表示パネル内の画面の中央部分に
常に表示可能とする、マルチシンク対応液晶ディスプレ
イ装置の表示制御装置及び表示制御方法を提供すること
にある。
【００２７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、液晶表示パネルを用いた液晶表示装置に
おいて、入力される水平同期信号、垂直同期信号、クロ
ック信号に基づき、映像信号の水平周波数及び垂直周波
数のモードを求める周波数判定回路と、前記周波数判定
回路の出力データを入力して入力周波数に合致したデー
タを出力するメモリ回路と前記メモリ回路からのデータ
をもとに液晶表示パネルへの映像信号の表示位置を制御
するタイミングを任意に設定可能とする水平タイミング
発生回路及び垂直タイミング発生回路と、を備えたこと
を特徴とするマルチシンク対応液晶ディスプレイ装置の
表示制御装置を提供する。
【００２８】本発明においては、前記周波数判定回路
が、前記水平同期信号とクロック信号を入力とする水平
同期信号周波数判定回路と、前記垂直同期信号と前記水
平同期信号を入力とする垂直同期信号周波数判定回路
と、を備え、前記水平同期信号周波数判定回路が、前記
水平同期信号について１水平期間分の前記クロック信号
を計数するカウンタを含む画素計数部を有し、前記垂直
同期信号周波数判定回路が、前記垂直同期信号について
１垂直期間分の前記水平同期信号を計数するカウンタを
含むライン計数部を有することを特徴する。
【００２９】本発明においては、好ましくは、前記水平
同期信号周波数判定回路が前記カウンタの計数値に基づ
き、水平モードをデコードするデコーダ回路を備えるよ
うに構成してもよい。
【００３０】また、本発明においては、好ましくは、前
記垂直同期信号周波数判定回路が前記カウンタの計数値
に基づき、垂直モードをデコードするデコーダ回路を備
えるように構成してもよい。
【００３１】さらに、本発明においては、前記水平タイ
ミング発生回路において、前記周波数判定回路内のメモ
リ回路から出力される制御データを補正するための微調
回路を備えたことを特徴とする。
【００３２】さらにまた、本発明においては、前記垂直
タイミング発生回路において、前記周波数判定回路内の
メモリ回路から出力される制御データを補正するための
微調回路を備えたことを特徴とする。
【００３３】そして、本発明においては、好ましくは、
前記微調回路が、外部から入力される微調整信号と、前
記メモリ回路の出力とを加減算した結果を出力する回路
から構成される。
【００３４】また、本発明は、液晶表示パネルを用いた
液晶ディスプレイ装置の表示制御方法において、入力さ
れる水平同期信号、垂直同期信号、クロック信号に基づ
き、周波数判定部にて、映像信号の水平周波数及び垂直
周波数のそれぞれの周波数モードを求め、前記周波数モ
ードに基づきルックアップテーブルを参照して入力周波
数に合致したデータを求め、該データをもとに、液晶表
示パネルへの映像信号の表示位置を決定する水平タイミ
ング及び垂直タイミングの発生を可変に制御するように
したことを特徴とするマルチシンク対応液晶ディスプレ
イ装置の表示制御方法を提供する。
【００３５】
【作用】本発明によれば、１台の液晶ディスプレイ装置
で複数の信号、例えば、ＶＧＡ（Video Graphics Arra
y；水平６４０×垂直４８０画素）信号、ＸＧＡ（eXten
ded Graphics Array；水平１０２４×垂直７６８）信
号、その他ＰＣ９８信号、ＭＡＣII信号等の各種信号を
入力した場合でも、入力される信号の水平及び垂直同期
信号の周波数モードを求めることにより、そのときの周
波数モードに応じた映像表示開始位置の制御が適時設定
可能なため、液晶表示装置の液晶表示パネルのドット数
と映像表示期間のドット数が異なる映像信号が入力され
ても、常に、液晶表示パネルの画面中央に表示可能とさ
れる。
【００３６】また、本発明によれば、メモリ回路と水平
及び垂直タイミング発生回路の間に微調整回路を設ける
ことにより、出力位相の微調整を行なうことが可能とさ
れる。
【００３７】本発明に係る表示制御装置は、従来の液晶
表示装置の回路構成にそのまま追加することができる構
成とされ、マルチシンク対応液晶ディスプレイ装置の低
コスト化を達成するものである。
【００３８】
【実施例】以下、図面を参照して、実施例に即して本発
明を詳細に説明する。
【００３９】
【実施例１】図１は本発明の一実施例に係るマルチシン
ク対応液晶ディスプレイ装置の表示制御装置の構成を示
す図である。
【００４０】図１を参照して、本実施例は、水平タイミ
ング発生回路１、垂直タイミング発生回路２、周波数判
定回路３及びメモリ回路４から構成されている。周波数
判定回路３は、水平周波数判定回路５と垂直周波数判定
回路６とから構成されている。Ｈ、Ｖ、ＣＬＫは、それ
ぞれ水平同期信号入力端子、垂直同期信号入力端子及び
クロック信号入力端子である。
【００４１】また図２及び図３に、周波数判定回路３の
水平周波数判定回路６と垂直周波数判定回路５との詳細
な図をそれぞれ示す。
【００４２】図２を参照して、水平周波数判定回路５
は、Ｄフリップフロップ５１、５２、ＯＲ回路５３、カ
ウンタ５４、Ｄフリップフロップ５５及びデコード回路
５６から構成されている。Ｄフリップフロップ５５はカ
ウンタ５４のカウント値を示すパラレル出力（図２では
ｎビットで示す）を入力し、これをラッチする。
【００４３】図３を参照して、垂直周波数判定回路６
は、Ｄフリップフロップ６１、６２、ＯＲ回路６３、カ
ウンタ６４、Ｄフリップフロップ６５及びデコード回路
６６から構成されている。Ｄフリップフロップ６５はカ
ウンタ６４のカウント値を示すパラレル出力（図３では
ｍビットで示す）を入力し、これをラッチする。
【００４４】次に、本実施例の動作について説明する。
【００４５】入力される水平同期信号Ｈ及び垂直同期信
号Ｖは、図１に示すように、水平タイミング発生回路１
及び垂直タイミング発生回路２に供給されると同時に、
周波数判定回路３へ供給される。
【００４６】また、周波数判定回路３へはクロック信号
ＣＬＫも供給される。周波数判定回路３では、上記入力
される水平同期信号Ｈ、垂直同期信号Ｖ及びクロック信
号ＣＬＫから、以下に述べる方法にて、入力される信号
の判定を行う。
【００４７】まず、図２を参照して、水平周波数判定回
路５について説明する。
【００４８】入力されるクロック信号ＣＬＫを図２に示
すように、カウンタ５４のクロック入力端子ＣＫに供給
し、１Ｈ（一水平期間）の間カウントアップするように
制御する。そして、１Ｈ目のカウント値を記憶するよう
に後段のＤフリップフロップ５５を制御する。
【００４９】すなわち、図２において、水平同期信号Ｈ
は、Ｄフリップフロップ５１に入力され、Ｄフリップフ
ロップ５１の出力（Ｑ）はＤフリップフロップ５２に入
力されると共にＯＲ回路５３の一方の入力端子に入力さ
れ、ＯＲ回路５３の他方の入力端子にはＤフリップフロ
ップ５２の反転出力（￣Ｑ）が入力され、ＯＲ回路５３
の出力がカウンタ５４のＬｏａｄ（ロード）端子に入力
される。また、ＯＲ回路５３の出力はラッチタイミング
信号（Ｌｏｗアクティブ）としてＤフリップフロップ５
５の制御端子に入力される。カウンタ５４はそのＬｏａ
ｄ端子がアクティブになると、内部のカウント値をリセ
ット（ゼロクリア）し、端子ＣＫに入力されるクロック
信号ＣＬＫをカウントアップする。そして、カウンタ５
４は、ＯＲ回路５３の出力がアクティブ（図２ではＨｉ
ｇｈレベル）の期間中（すなわち１水平期間；１Ｈ）中
のクロック信号ＣＬＫをカウントアップしたのち、ＯＲ
回路５３の出力がＨｉｇｈレベルからＬｏｗレベルに変
化した時点でカウントアップ動作を停止し、カウンタ５
４のカウンタ値がＤフリップフロップ５５に取り込まれ
る。
【００５０】Ｄフリップフロップ回路５５は最初に記憶
された１Ｈ目のカウント値を常に出力するように制御さ
れ、後段のデコード回路５６に出力される。
【００５１】デコード回路５６では、カウント値がいく
つかの予め登録されたモード値と比較され、合致したと
ころだけビットが立つように処理される。デコード回路
５６の出力は、図１に示すメモリ回路４に出力される。
【００５２】次に、図３を参照して、垂直周波数判定回
路６について説明する。入力される水平同期信号Ｈをカ
ウンタ６４のクロック入力端子に供給し、１垂直期間の
間カウントアップするように制御する。そして、１垂直
期間目のカウント値を記憶するように、後段のＤフリッ
プフロップ６５を制御する。
【００５３】すなわち、図３において、垂直同期信号Ｖ
は、Ｄフリップフロップ６１に入力され、Ｄフリップフ
ロップ６１の出力（Ｑ）はＤフリップフロップ６２に入
力されると共にＯＲ回路６３の一方の入力端子に入力さ
れ、ＯＲ回路６３の他方の入力端子にはＤフリップフロ
ップ６２の反転出力（￣Ｑ）が入力され、ＯＲ回路６３
の出力がカウンタ６４のＬｏａｄ（ロード）端子に入力
される。また、ＯＲ回路６３の出力はラッチタイミング
信号（Ｌｏｗアクティブ）としてＤフリップフロップ６
５の制御端子に入力される。カウンタ６４はそのＬｏａ
ｄ端子がアクティブになると、内部のカウント値をリセ
ット（ゼロクリア）し、端子ＣＫに入力される水平同期
信号Ｈをカウントアップする。そして、カウンタ６４
は、ＯＲ回路６３の出力がアクティブ（図３ではＨｉｇ
ｈレベル）の期間中（すなわち１垂直期間）中の水平同
期信号Ｈをカウントアップしたのち、ＯＲ回路６３の出
力がＨｉｇｈレベルからＬｏｗレベルに変化した時点で
カウントアップ動作を停止し、カウンタ６４のカウンタ
値がＤフリップフロップ６５に取り込まれる
【００５４】Ｄフリップフロップ６５は水平周波数判定
回路５と同様に、最初に記憶されたカウント値を常に出
力するように制御され、後段のデコード回路６６に出力
される。
【００５５】デコード回路６６では、カウンタ値がいく
つかの予め登録されたモード値と比較され、合致したと
ころだけビットが立つように処理される。デコード回路
６６の出力は、水平周波数判定回路５と同様にして図１
に示すメモリ回路４に出力される。
【００５６】メモリ回路４では、前段の図２及び図３の
デコード回路５６、６６より出力される制御信号が、メ
モリ回路４内のアドレス入力端子に供給され、図６に示
すように、予め各アドレスに記憶させられているデータ
を読み出し、該データが水平タイミング発生回路１及び
垂直のタイミング発生回路２へ供給される。
【００５７】図６を参照して、例えば、垂直周波数判定
回路６のデコード回路６６の出力が“０１H”（上位ビ
ット側；16進表示）であり、水平周波数判定回路５のデ
コード回路５６の出力が“０２H”（下位ビット側；16
進表示）である場合、メモリ回路４内のアドレスに“０
１０２H”（16進表示）が供給され、後段の水平タイミ
ング発生回路１及び垂直タイミング発生回路２へはデー
タとして、例えば“７Ｃ２１H”（16進表示）が出力さ
れる。
【００５８】なお、図６では、メモリ回路４のアドレス
データとして１６ビット、出力データとして１６ビット
の構成を示しているが、これは単に説明のためである。
また、メモリ回路４の出力データ（１６ビット）につい
て、水平タイミング発生回路１及び垂直タイミング発生
回路２へはそれぞれ所定のビット幅のデータが割り当て
られて供給される。そして、メモリ回路４の出力データ
の数値の単位は、実質的に、水平方向はｄｏｔ（画
素）、垂直方向はライン（走査線）である。メモリ回路
４は、例えばＲＯＭ（リードオンリメモリ）から構成さ
れる。
【００５９】次に、水平タイミング発生回路１及び垂直
タイミング発生回路２では、メモリ回路４からの出力デ
ータより、図４に示すような動作を行っている。図４
（Ａ）は、入力された水平同期信号Ｈと映像信号、及び
本実施例により出力される同期信号ＨＳとの位相関係を
示し、図４（Ｂ）は入力された垂直同期信号Ｖと映像信
号、及び本実施例により出力される同期信号ＶＳとの位
相関係を示している。
【００６０】図４（Ａ）及び図４（Ｂ）に示すように、
入力される水平同期信号Ｈ及び垂直同期信号Ｖに対し
て、メモリ回路４から出力されたデータの値に対応する
時間分だけ遅延された信号ＨＳ、信号ＶＳを入力モード
に適した形で出力している。すなわち、出力されるＨＳ
信号と入力された水平同期信号Ｈとの位相差により表示
位置（水平位置）の調整が行なわれ、出力されるＶＳ信
号と入力された垂直同期信号Ｖとの位相差により表示位
置（垂直位置）の調整が行なわれる。なお、水平タイミ
ング発生回路１及び垂直タイミング発生回路２では、メ
モリ回路４から出力されたデータの値に基づき、例えば
不図示のダウンカウンタにより該データに対応する時間
分だけ水平同期信号Ｈ、垂直同期信号Ｖに遅延させるよ
うに構成してもよい。
【００６１】水平タイミング発生回路１、垂直タイミン
グ発生回路２からそれぞれ出力される信号ＨＳ、ＶＳを
可変にコントロールすることにより、使用している液晶
表示パネルの画面のある方向に片寄って表示されること
なく、自動的に、常に、画面の中央に表示することがで
きる。
【００６２】なお、本実施例の別の態様として、水平周
波数判定回路５、垂直周波数判定回路６において、デコ
ード回路５６、６６は、前段のＤフリップフロップ回路
５５、６５からの出力信号をそのまま、後段のメモリ回
路４のアドレス入力とするようにすることにより、省略
することができる。この場合、カウンタ５４、６４のカ
ウント値のラッチ出力がそのままメモリ４のアドレス入
力端子に入力される。
【００６３】
【実施例２】次に、本発明の第２の実施例を説明する。
【００６４】前記第１の実施例において、水平及び垂直
方向の表示位置を少し変更したい場合、すなわち、水平
タイミング発生回路１及び垂直タイミング発生回路２の
出力信号の位相を変更したい場合は、上記第１の実施例
に、以下に示す回路を付加することで制御可能となる。
【００６５】本実施例では、図１のメモリ回路４の後段
において水平タイミング発生回路１及び垂直タイミング
発生回路２との間に、図５に示す加減算回路４１をそれ
ぞれ追加する。加減算回路４１は、メモリ回路４からの
出力と外部調整入力からの値を加減算し、後段の水平タ
イミング発生回路１及び垂直タイミング発生回路２へ出
力する。
【００６６】ここで、外部調整入力とは、前記第１の実
施例で正常な位置で表示できなかった場合に、微調を行
うためのデータの入力端子である。微調の必要がない場
合は、データは「０」とする。
【００６７】本実施例においては、加減算回路４１によ
り、前記メモリ回路４から出力されるデータに対し、例
えば−３あるいは＋２と微細に制御可能となる。なお、
この数値の単位は、水平方向はｄｏｔ（画素）、垂直方
向はライン（走査線）である。
【００６８】これにより、図３に示す、水平及び垂直タ
イミング発生回路の出力信号ＨＳ、ＶＳの位相を映像信
号に対し、前後に微調可能となる。この調整機能をもつ
ことにより、表示位置の調整が場合によっては必要とな
るシステム構成、例えば映像信号がアナログ信号である
システムにとっては好適となる。
【００６９】以上、本発明を上記実施例に即して説明し
たが、本発明は、上記態様に限定されるものではなく、
本発明の原理に準ずる各種態様を含む。特に、上記実施
例において参照した回路構成及び各種数値は、あくまで
本発明を説明するためだけのものであり、本発明はこれ
らの回路構成に限定されるものではない。
【００７０】
【発明の効果】以上説明したように本発明によれば、１
台の液晶ディスプレイ装置で複数規格の信号、例えば、
ＶＧＡ（Video Graphics Array；水平６４０×垂直４８
０画素）信号、ＸＧＡ（eXtended Graphics Array；水
平１０２４×垂直７６８）信号、ＰＣ９８信号、ＭＡＣ
II信号等を入力した場合でも、入力される信号の水平及
び垂直同期信号の周波数モードを求めることにより、そ
のときの周波数モードに応じた映像表示開始位置の制御
を適時設定可能なため、使用している液晶パネルの例え
ば上方向に片寄って表示されることなく、常に液晶表示
パネルの画面の中央部分に表示することが可能となる。
【００７１】そして、本発明においては、入力される水
平同期信号、垂直同期信号、クロック信号より水平周波
数及び垂直周波数モードを求める周波数判定回路は、カ
ウンタとその制御回路、又はデコーダという簡易な回路
から構成され、これに、メモリ回路を付加することによ
り、本発明は構成されるため、本発明は、回路規模の増
大を抑止し、低コスト化を達成している。
【００７２】また、本発明によれば、メモリ回路と水平
及び垂直タイミング発生回路の間に微調整回路を設ける
ことにより、出力位相の微調整が可能な表示制御を実現
しており、本発明は、特に映像信号がアナログ信号であ
るシステムにとって有効である。
【００７３】さらに、本発明の表示制御装置は、従来の
液晶表示装置の回路構成にそのまま追加することができ
る構成とされ、マルチシンク対応液晶ディスプレイ装置
の低コスト化を達成するものである。
【図面の簡単な説明】
【図１】本発明の一実施例の全体の回路構成を示すブロ
ック図である。
【図２】本発明の一実施例における水平周波数判定回路
５の詳細を示すブロック図である。
【図３】本発明の一実施例における垂直周波数判定回路
６の詳細を示すブロック図である。
【図４】（Ａ） 水平タイミング発生回路１の出力信号
ＨＳと入力映像信号との位相関係を示すタイミングチャ
ート図である。 （Ｂ） 垂直タイミング発生回路２の出力信号ＶＳと入
力映像信号との位相関係を示すタイミングチャート図で
ある。
【図５】本発明の第２の実施例における調整機能用の付
加回路を示すブロック図である。
【図６】本発明の一実施例におけるメモリ回路の内容、
すなわちアドレスと出力データの一例を示す図である。
【図７】従来の液晶表示装置用制御回路（従来例１）の
構成を示すブロック図である。
【図８】従来例１における画面モードの判別の仕方の一
例を説明する図である。
【図９】従来の別の液晶表示装置用制御回路（従来例
２）の構成を示すブロック図である。
【図１０】従来例２における画面モードの判別の仕方の
一例を説明する図である。
【符号の説明】
１…水平タイミング発生回路 ２…垂直タイミング発生回路 ３…周波数判定回路 ４…メモリ回路 ５…水平周波数判定回路 ６…垂直周波数判定回路 ５１、５２、６１、６２…Ｄフリップフロップ ５３、６３…ＯＲ回路 ５４、６４…カウンタ ５５…Ｄフリップフロップ（ｎビット） ５６、６６…デコーダ ６５…Ｄフリップフロップ（ｍビット） Ｈ…水平同期信号 Ｖ…垂直同期信号 ＣＬＫ…クロック信号

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】液晶表示パネルを用いた液晶表示装置にお
    いて、 入力される水平同期信号、垂直同期信号、クロック信号
    に基づき、映像信号の水平周波数及び垂直周波数のモー
    ドを求める周波数判定回路と、 前記周波数判定回路の出力データを入力して入力周波数
    に合致したデータを出力するメモリ回路と、 前記メモリ回路からのデータをもとに液晶表示パネルへ
    の映像信号の表示位置を制御するタイミングを任意に設
    定可能とする、水平タイミング発生回路及び垂直タイミ
    ング発生回路と、 を備えたことを特徴とするマルチシンク対応液晶ディス
    プレイ装置の表示制御装置。
  2. 【請求項２】前記周波数判定回路が、前記水平同期信号
    とクロック信号を入力とする水平同期信号周波数判定回
    路と、 前記垂直同期信号と前記水平同期信号を入力とする垂直
    同期信号周波数判定回路と、を備え、 前記水平同期信号周波数判定回路が、前記水平同期信号
    について１水平期間分の前記クロック信号を計数するカ
    ウンタを含む画素計数部を有し、 前記垂直同期信号周波数判定回路が、前記垂直同期信号
    について１垂直期間分の前記水平同期信号を計数するカ
    ウンタを含むライン計数部を有する、 ことを特徴する請求項１記載のマルチシンク対応液晶デ
    ィスプレイ装置の表示制御装置。
  3. 【請求項３】前記水平同期信号周波数判定回路が前記カ
    ウンタの計数値に基づき、水平モードをデコードするデ
    コーダ回路を備えることを特徴とする請求項２記載のマ
    ルチシンク対応液晶ディスプレイ装置の表示制御装置。
  4. 【請求項４】前記垂直同期信号周波数判定回路が前記カ
    ウンタの計数値に基づき、垂直モードをデコードするデ
    コーダ回路を備えることを特徴とする請求項２記載のマ
    ルチシンク対応液晶ディスプレイ装置の表示制御装置。
  5. 【請求項５】前記水平タイミング発生回路において、前
    記周波数判定回路内のメモリ回路から出力される制御デ
    ータを補正するための微調回路を備えたことを特徴とす
    る請求項１記載のマルチシンク対応液晶ディスプレイ装
    置の表示制御装置。
  6. 【請求項６】前記垂直タイミング発生回路において、前
    記周波数判定回路内のメモリ回路から出力される制御デ
    ータを補正するための微調回路を備えたことを特徴とす
    る請求項１記載のマルチシンク対応液晶ディスプレイ装
    置の表示制御装置。
  7. 【請求項７】前記微調回路が、外部から入力される微調
    整信号と、前記メモリ回路の出力とを加減算した結果を
    出力する回路から成ることを特徴とする請求項５又は６
    記載のマルチシンク対応液晶ディスプレイ装置の表示制
    御装置。
  8. 【請求項８】液晶表示パネルを用いた液晶ディスプレイ
    装置の表示制御方法において、 入力される水平同期信号、垂直同期信号、クロック信号
    に基づき、周波数判定部にて、映像信号の水平周波数及
    び垂直周波数のそれぞれの周波数モードを求め、 前記周波数モードに基づきルックアップテーブルを参照
    して入力周波数に合致したデータを求め、 該データをもとに、液晶表示パネルへの映像信号の表示
    位置を決定する水平タイミング及び垂直タイミングの発
    生を可変に制御するようにしたことを特徴とするマルチ
    シンク対応液晶ディスプレイ装置の表示制御方法。
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