JPH0886850A - 導電性マイクロブリッジの製造方法 - Google Patents
導電性マイクロブリッジの製造方法Info
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- JPH0886850A JPH0886850A JP7243950A JP24395095A JPH0886850A JP H0886850 A JPH0886850 A JP H0886850A JP 7243950 A JP7243950 A JP 7243950A JP 24395095 A JP24395095 A JP 24395095A JP H0886850 A JPH0886850 A JP H0886850A
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Abstract
(57)【要約】
【課題】 機械的強度と導電性とを有する金属酸化物の
混合体を用いることにより化学的に安定した導電性マイ
クロブリッジの製造方法を提供すること。 【解決手段】 本発明による導電性マイクロブリッジの
製造方法は、半導体基板上に犠牲層を形成する工程と、
前記犠牲層上に金属−酸化物の混合体膜を形成する工程
と、前記犠牲層を除去し、この除去された部分に空隙を
形成する工程とを含む。
混合体を用いることにより化学的に安定した導電性マイ
クロブリッジの製造方法を提供すること。 【解決手段】 本発明による導電性マイクロブリッジの
製造方法は、半導体基板上に犠牲層を形成する工程と、
前記犠牲層上に金属−酸化物の混合体膜を形成する工程
と、前記犠牲層を除去し、この除去された部分に空隙を
形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロブリッジ
（ｍｉｃｒｏ ｂｒｉｄｇｅ）に係り、特に金属−酸化
物の混合体からなる導電性マイクロブリッジの製造方法
に関する。
（ｍｉｃｒｏ ｂｒｉｄｇｅ）に係り、特に金属−酸化
物の混合体からなる導電性マイクロブリッジの製造方法
に関する。
【０００２】
【従来の技術】一般に、マイクロブリッジを製造する方
法は２つに大別される。一つはシリコンの異方性エッチ
ング特性を用いたバルクマイクロ加工（ｂｕｌｋ ｍｉ
ｃｒｏｍａｃｈｉｎｉｎｇ）技術を用いた製造方法であ
り、もう一つは犠牲層を用いた平面マイクロ加工（ｓｕ
ｒｆａｃｅ ｍｉｃｒｏｍａｃｈｉｎｉｎｇ）技術を用
いた製造方法である。
法は２つに大別される。一つはシリコンの異方性エッチ
ング特性を用いたバルクマイクロ加工（ｂｕｌｋ ｍｉ
ｃｒｏｍａｃｈｉｎｉｎｇ）技術を用いた製造方法であ
り、もう一つは犠牲層を用いた平面マイクロ加工（ｓｕ
ｒｆａｃｅ ｍｉｃｒｏｍａｃｈｉｎｉｎｇ）技術を用
いた製造方法である。
【０００３】ここで、前記マイクロ加工技術は半導体基
板を用いる技術であり、特にスイッチングＦＥＴをマト
リクス状に形成させた半導体基板に適用される。この技
術を用いて集積化された素子を製作できる。一例とし
て、前記平面マイクロ加工技術を用いてシリコンスイッ
チング素子のマトリクス上の個々の素子に直接マイクロ
ブリッジを形成し、その上に強誘電体薄膜を形成するこ
とにより、高感度の集積化された赤外線イメーザー（ｉ
ｍａｇｅｒ）を製作することができる。この平面マイク
ロ加工技術により形成される従来のマイクロブリッジの
犠牲層は、ＰＳＧ膜（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔ
ｅ ｇｌａｓｓ）で形成し、その上に形成する導電性マ
イクロブリッジはドーピングされた多結晶シリコンを主
に用いて製造している。
板を用いる技術であり、特にスイッチングＦＥＴをマト
リクス状に形成させた半導体基板に適用される。この技
術を用いて集積化された素子を製作できる。一例とし
て、前記平面マイクロ加工技術を用いてシリコンスイッ
チング素子のマトリクス上の個々の素子に直接マイクロ
ブリッジを形成し、その上に強誘電体薄膜を形成するこ
とにより、高感度の集積化された赤外線イメーザー（ｉ
ｍａｇｅｒ）を製作することができる。この平面マイク
ロ加工技術により形成される従来のマイクロブリッジの
犠牲層は、ＰＳＧ膜（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔ
ｅ ｇｌａｓｓ）で形成し、その上に形成する導電性マ
イクロブリッジはドーピングされた多結晶シリコンを主
に用いて製造している。
【０００４】前記技術で製造される素子の表面から垂直
な方向の熱流れによる熱伝導度特性を説明すると、次の
式で表わされる。 Ｈ＝ｋＡ（∂Ｔ／∂ｎ） ・・・・・・・・・・ （１） ここで、Ｈは熱、ｋは伝導度、Ａは伝導部の面積、（∂
Ｔ／∂ｎ）は表面における温度勾配である。この式を簡
単に表わすと、 Ｈ＝ＫΔＴ ・・・・・・・・・・・・・・・・ （２） である。ここで、Ｋは感知材料の熱伝導度であり、ΔＴ
は温度差である。 Ｋ＝ｋＡ／Ｌ ・・・・・・・・・・・・・・・ （３） ここで、Ｌは熱伝導部の長さである。
な方向の熱流れによる熱伝導度特性を説明すると、次の
式で表わされる。 Ｈ＝ｋＡ（∂Ｔ／∂ｎ） ・・・・・・・・・・ （１） ここで、Ｈは熱、ｋは伝導度、Ａは伝導部の面積、（∂
Ｔ／∂ｎ）は表面における温度勾配である。この式を簡
単に表わすと、 Ｈ＝ＫΔＴ ・・・・・・・・・・・・・・・・ （２） である。ここで、Ｋは感知材料の熱伝導度であり、ΔＴ
は温度差である。 Ｋ＝ｋＡ／Ｌ ・・・・・・・・・・・・・・・ （３） ここで、Ｌは熱伝導部の長さである。
【０００５】上記式によれば、伝導による熱損失を少な
くするためには、第１に、マイクロブリッジの熱容量を
少なくし、第２に、Ａ／Ｌ比を小さくするとともに熱伝
導の通路を出来る限り遮断しなければならない。
くするためには、第１に、マイクロブリッジの熱容量を
少なくし、第２に、Ａ／Ｌ比を小さくするとともに熱伝
導の通路を出来る限り遮断しなければならない。
【０００６】この平面マイクロ加工技術により製造する
従来のマイクロブリッジの製造方法を図面を参照して説
明する。図１（ａ）〜（ｄ）は平面マイクロ加工技術に
より製造される従来のマイクロブリッジの工程断面図を
示す。先ず、図１（ａ）に示すように、半導体基板１上
にＳｉＯ2 もしくはＳｉ2Ｎ4／ＳｉＯ2 からなる絶縁膜
２を形成する。前記絶縁膜２上にＰＳＧ膜３ａをＬＰＣ
ＶＤ法で形成する。次に、図１（ｂ）に示すように、前
記ＰＳＧ層３ａの所定部分をパターニングしたうえエッ
チングして犠牲層３とする。その後、図１（ｃ）に示す
ように、前記犠牲層３を覆うように高濃度にドーピング
した多結晶シリコン膜４をＬＰＣＶＤ法を用いて厚さ１
μｍ程度に形成する。この高濃度にドーピングされた多
結晶シリコン膜４は電気伝導性に優れているため、電極
又は配線材料として使用する。図１（ｄ）に示すよう
に、ＰＳＧ層３をフッ酸で除去し、その除去された部分
に空隙５を形成することにより、多結晶シリコン薄膜か
らなるマイクロブリッジを製造する。次に、このように
形成されたマイクロブリッジを、工程中に発生した内部
応力を緩和するように、約１０００℃で熱処理すること
により製造工程を完了する。
従来のマイクロブリッジの製造方法を図面を参照して説
明する。図１（ａ）〜（ｄ）は平面マイクロ加工技術に
より製造される従来のマイクロブリッジの工程断面図を
示す。先ず、図１（ａ）に示すように、半導体基板１上
にＳｉＯ2 もしくはＳｉ2Ｎ4／ＳｉＯ2 からなる絶縁膜
２を形成する。前記絶縁膜２上にＰＳＧ膜３ａをＬＰＣ
ＶＤ法で形成する。次に、図１（ｂ）に示すように、前
記ＰＳＧ層３ａの所定部分をパターニングしたうえエッ
チングして犠牲層３とする。その後、図１（ｃ）に示す
ように、前記犠牲層３を覆うように高濃度にドーピング
した多結晶シリコン膜４をＬＰＣＶＤ法を用いて厚さ１
μｍ程度に形成する。この高濃度にドーピングされた多
結晶シリコン膜４は電気伝導性に優れているため、電極
又は配線材料として使用する。図１（ｄ）に示すよう
に、ＰＳＧ層３をフッ酸で除去し、その除去された部分
に空隙５を形成することにより、多結晶シリコン薄膜か
らなるマイクロブリッジを製造する。次に、このように
形成されたマイクロブリッジを、工程中に発生した内部
応力を緩和するように、約１０００℃で熱処理すること
により製造工程を完了する。
【０００７】上記工程順により形成する従来のマイクロ
ブリッジは、次の問題点をもっている。第１に、前記従
来のマイクロブリッジは多結晶シリコン膜で形成する
が、この膜を用いて薄膜素子（例えば、薄膜赤外線イメ
ーザーのような素子）を製作する場合、マイクロブリッ
ジ上に形成される強誘電体薄膜の結晶成長温度が約６０
０℃以上に高くなる。よって、Ｐｂ系強誘電体膜の場
合、強誘電体薄膜中の鉛Ｐｂ成分とマイクロブリッジの
シリコンＳｉ成分とが相互拡散や化学的反応等をし、強
誘電体膜の物理的特性、即ち、例えば単一ペロブスイカ
イト（ｐｅｒｏｖｓｋｉｔｅ）結晶の生成が難しくなっ
て薄膜の誘電特性等が悪くなる。第２に、マイクロブリ
ッジの製造温度及び内部応力を除去するための熱処理温
度が約１０００℃と高いから、シリコンスイッチングマ
トリクスのＦＥＴ等が劣化するという短所をもってい
る。
ブリッジは、次の問題点をもっている。第１に、前記従
来のマイクロブリッジは多結晶シリコン膜で形成する
が、この膜を用いて薄膜素子（例えば、薄膜赤外線イメ
ーザーのような素子）を製作する場合、マイクロブリッ
ジ上に形成される強誘電体薄膜の結晶成長温度が約６０
０℃以上に高くなる。よって、Ｐｂ系強誘電体膜の場
合、強誘電体薄膜中の鉛Ｐｂ成分とマイクロブリッジの
シリコンＳｉ成分とが相互拡散や化学的反応等をし、強
誘電体膜の物理的特性、即ち、例えば単一ペロブスイカ
イト（ｐｅｒｏｖｓｋｉｔｅ）結晶の生成が難しくなっ
て薄膜の誘電特性等が悪くなる。第２に、マイクロブリ
ッジの製造温度及び内部応力を除去するための熱処理温
度が約１０００℃と高いから、シリコンスイッチングマ
トリクスのＦＥＴ等が劣化するという短所をもってい
る。
【０００８】
【発明が解決しようとする課題】本発明はかかる問題点
を解消するためのもので、その目的は機械的強度を有す
ると共に導電性を有する金属酸化物の混合体を用いる化
学的に安定した導電性マイクロブリッジの製造方法を提
供することにある。本発明の他の目的は、各層の構成物
質間の相互拡散や化学的反応等を抑制することにより結
晶性の良い強誘電体薄膜を形成しうる導電性マイクロブ
リッジの製造方法を提供することにある。そして、本発
明の別の目的は、マイクロブリッジを常温で形成するこ
とによりシリコンスイッチングマトリクスの劣化を防止
し得るようにした導電性マイクロブリッジを提供するこ
とにある。
を解消するためのもので、その目的は機械的強度を有す
ると共に導電性を有する金属酸化物の混合体を用いる化
学的に安定した導電性マイクロブリッジの製造方法を提
供することにある。本発明の他の目的は、各層の構成物
質間の相互拡散や化学的反応等を抑制することにより結
晶性の良い強誘電体薄膜を形成しうる導電性マイクロブ
リッジの製造方法を提供することにある。そして、本発
明の別の目的は、マイクロブリッジを常温で形成するこ
とによりシリコンスイッチングマトリクスの劣化を防止
し得るようにした導電性マイクロブリッジを提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明による導電性マイクロブリッジの製造方法は、
半導体基板上に絶縁膜を形成し、その絶縁膜上の所定の
箇所に犠牲層を形成する工程と、前記犠牲層を覆うよう
に犠牲層上に金属−酸化物の混合体の膜を形成する工程
と、前記犠牲層を除去し、その部分に空隙を形成する工
程とを含んでなる。
の本発明による導電性マイクロブリッジの製造方法は、
半導体基板上に絶縁膜を形成し、その絶縁膜上の所定の
箇所に犠牲層を形成する工程と、前記犠牲層を覆うよう
に犠牲層上に金属−酸化物の混合体の膜を形成する工程
と、前記犠牲層を除去し、その部分に空隙を形成する工
程とを含んでなる。
【００１０】
【発明の実施の形態】以下、本発明による導電性マイク
ロブリッジの製造方法を図面に基づいてより詳しく説明
する。図２（ａ）〜（ｄ）は本発明による第１実施の形
態の導電性マイクロブリッジの製造工程断面図である。
本発明による導電性マイクロブリッジの製造方法は、先
ず図２（ａ）に示すように、半導体基板１１上にＳｉＯ
2 もしくはＳｉ3Ｎ4／ＳｉＯ2 を用いて絶縁膜１２を形
成する。この酸化膜１２上に第１感光膜１３ａを形成し
た後、ホトリソグラフィ工程により所定の箇所を除くよ
うに前記第１感光膜１３ａをパターニングする。その
後、基板の全面にＰＳＧ膜１４ａをＬＰＣＶＤ方法で蒸
着する。
ロブリッジの製造方法を図面に基づいてより詳しく説明
する。図２（ａ）〜（ｄ）は本発明による第１実施の形
態の導電性マイクロブリッジの製造工程断面図である。
本発明による導電性マイクロブリッジの製造方法は、先
ず図２（ａ）に示すように、半導体基板１１上にＳｉＯ
2 もしくはＳｉ3Ｎ4／ＳｉＯ2 を用いて絶縁膜１２を形
成する。この酸化膜１２上に第１感光膜１３ａを形成し
た後、ホトリソグラフィ工程により所定の箇所を除くよ
うに前記第１感光膜１３ａをパターニングする。その
後、基板の全面にＰＳＧ膜１４ａをＬＰＣＶＤ方法で蒸
着する。
【００１１】次に、図２（ｂ）に示すように、前記第１
感光膜１３ａとＰＳＧ膜１４ａをリフトオフ工程により
選択的に除去して犠牲層１４を形成する。
感光膜１３ａとＰＳＧ膜１４ａをリフトオフ工程により
選択的に除去して犠牲層１４を形成する。
【００１２】その後、図２（ｃ）に示すように、基板の
全面に第２感光膜１５ａを形成した後、ホトリソグラフ
ィ工程により前記犠牲層１４の両側の部分を一定間隔で
除去するように前記第２感光膜１５ａをパターニングす
る。次に、基板の全面に金属−酸化物の混合体膜１６ａ
を厚さ約１〜３μｍに蒸着する。この時、前記金属−酸
化物の混合体膜１６ａはマグネトロンスパッタリングを
用いた同時スパッタリング方法により蒸着する。尚、前
記金属−酸化物の混合体膜１６ａを形成する物質として
は、ＰｔＴｉＯ2 もしくはＰｔＴａＯ2 物質等を使用す
る。ここで、前記金属−酸化物の混合体膜１６ａを構成
するＰｔＴｉＯ2 もしくはＰｔＴａＯ2層は、Ｐｔ／Ｔ
ｉターゲットもしくはＰｔ／Ｔａターゲットに与えるパ
ワーを調節して、それぞれの蒸着速度を適切に調節して
蒸着する。こうして形成する前記金属−酸化物の混合体
膜１６ａは、Ｐｔと酸化物ＴｉＯ2 、ＴａＯ2 とが互い
に混合した膜体をなしている。したがって、そのＰｔに
より電気的に導電性となり、且つ金属−酸化物の混合に
より機械的強度を有する。
全面に第２感光膜１５ａを形成した後、ホトリソグラフ
ィ工程により前記犠牲層１４の両側の部分を一定間隔で
除去するように前記第２感光膜１５ａをパターニングす
る。次に、基板の全面に金属−酸化物の混合体膜１６ａ
を厚さ約１〜３μｍに蒸着する。この時、前記金属−酸
化物の混合体膜１６ａはマグネトロンスパッタリングを
用いた同時スパッタリング方法により蒸着する。尚、前
記金属−酸化物の混合体膜１６ａを形成する物質として
は、ＰｔＴｉＯ2 もしくはＰｔＴａＯ2 物質等を使用す
る。ここで、前記金属−酸化物の混合体膜１６ａを構成
するＰｔＴｉＯ2 もしくはＰｔＴａＯ2層は、Ｐｔ／Ｔ
ｉターゲットもしくはＰｔ／Ｔａターゲットに与えるパ
ワーを調節して、それぞれの蒸着速度を適切に調節して
蒸着する。こうして形成する前記金属−酸化物の混合体
膜１６ａは、Ｐｔと酸化物ＴｉＯ2 、ＴａＯ2 とが互い
に混合した膜体をなしている。したがって、そのＰｔに
より電気的に導電性となり、且つ金属−酸化物の混合に
より機械的強度を有する。
【００１３】その後、図２（ｄ）に示すように、リフト
オフ工程により前記金属−酸化物の混合体膜１６ａと第
２感光膜１５ａを選択的に除去する。この時、前記金属
−酸化物の混合体膜１６ａは前記犠牲層１４を覆うよう
に形成する。その後、前記犠牲層１４をフッ酸で側面エ
ッチングし、そのエッチングされた部分に空隙１７を形
成することにより導電性マイクロブリッジを完成する。
オフ工程により前記金属−酸化物の混合体膜１６ａと第
２感光膜１５ａを選択的に除去する。この時、前記金属
−酸化物の混合体膜１６ａは前記犠牲層１４を覆うよう
に形成する。その後、前記犠牲層１４をフッ酸で側面エ
ッチングし、そのエッチングされた部分に空隙１７を形
成することにより導電性マイクロブリッジを完成する。
【００１４】一方、本発明による第２実施の形態の導電
性マイクロブリッジの製造方法を図３を参照して詳しく
説明する。図３（ａ）〜（ｅ）は本発明の第２実施の形
態の導電性マイクロブリッジの製造工程断面図であり、
ポリイミド膜（ｐｏｌｙｉｍｉｄｅ ｌａｙｅｒ）を犠
牲層として用いてマイクロブリッジを製造する。
性マイクロブリッジの製造方法を図３を参照して詳しく
説明する。図３（ａ）〜（ｅ）は本発明の第２実施の形
態の導電性マイクロブリッジの製造工程断面図であり、
ポリイミド膜（ｐｏｌｙｉｍｉｄｅ ｌａｙｅｒ）を犠
牲層として用いてマイクロブリッジを製造する。
【００１５】前記図３によれば、図３（ａ）に示すよう
に、半導体基板２１上にＳｉＯ2 もしくはＳｉ3Ｎ4／Ｓ
ｉＯ2 物質を用いて絶縁膜２２を形成した後、前記絶縁
膜２２上にポリイミド膜２３ａを形成する。その後、前
記ポリイミド膜２３ａを２回にわたって焼成した後、そ
の上に第１感光膜２４ａを形成する。
に、半導体基板２１上にＳｉＯ2 もしくはＳｉ3Ｎ4／Ｓ
ｉＯ2 物質を用いて絶縁膜２２を形成した後、前記絶縁
膜２２上にポリイミド膜２３ａを形成する。その後、前
記ポリイミド膜２３ａを２回にわたって焼成した後、そ
の上に第１感光膜２４ａを形成する。
【００１６】次に、図３（ｂ）に示すように、ホトリソ
グラフィ法により前記第１感光膜２４ａの所定の部分を
パターニングした後、前記第１感光膜２４ａとポリイミ
ド膜２３ａをエッチングする。この時、前記第１感光膜
２４ａとポリイミド膜２３ａのエッチング時には現像液
を使用する。
グラフィ法により前記第１感光膜２４ａの所定の部分を
パターニングした後、前記第１感光膜２４ａとポリイミ
ド膜２３ａをエッチングする。この時、前記第１感光膜
２４ａとポリイミド膜２３ａのエッチング時には現像液
を使用する。
【００１７】その後、図３（ｃ）に示すように、前記残
りの第１感光膜２４のみ除去して前記ポリイミド膜２３
ａで犠牲層２３を形成する。前記第１感光膜２４の除去
時には前記ポリイミド膜２３ａと第１感光膜２４に選択
性のあるエッチング溶液、例えばｎ−ＢＣＡを使用して
前記第１感光膜２４を除去する。
りの第１感光膜２４のみ除去して前記ポリイミド膜２３
ａで犠牲層２３を形成する。前記第１感光膜２４の除去
時には前記ポリイミド膜２３ａと第１感光膜２４に選択
性のあるエッチング溶液、例えばｎ−ＢＣＡを使用して
前記第１感光膜２４を除去する。
【００１８】次に、図３（ｄ）に示すように、基板の全
面に第２感光膜２５を形成した後、ホトリソグラフィ工
程により前記犠牲層２３の両側の一定の幅だけ除去する
ように第２感光膜２５をパターニングする。その後、基
板の全面にＰｔＴｉＯ2 又はＰｔＴａＯ2 等の物質を本
発明の第１実施の形態と同一方法で蒸着して金属−酸化
物の混合体膜２６ａを形成する。この際、前記金属−酸
化物の混合体膜２６ａは前記犠牲層２３を覆うように形
成する。次に、図３（ｅ）に示すように、リフトオフ方
法により前記第２感光膜２５と金属−酸化物の混合体膜
２６ａを選択的に除去する。その後、前記犠牲層２３を
本発明の第１実施の形態と同一方法で除去した後、その
除去された部分に空隙２７を形成することによりマイク
ロブリッジを製作する。
面に第２感光膜２５を形成した後、ホトリソグラフィ工
程により前記犠牲層２３の両側の一定の幅だけ除去する
ように第２感光膜２５をパターニングする。その後、基
板の全面にＰｔＴｉＯ2 又はＰｔＴａＯ2 等の物質を本
発明の第１実施の形態と同一方法で蒸着して金属−酸化
物の混合体膜２６ａを形成する。この際、前記金属−酸
化物の混合体膜２６ａは前記犠牲層２３を覆うように形
成する。次に、図３（ｅ）に示すように、リフトオフ方
法により前記第２感光膜２５と金属−酸化物の混合体膜
２６ａを選択的に除去する。その後、前記犠牲層２３を
本発明の第１実施の形態と同一方法で除去した後、その
除去された部分に空隙２７を形成することによりマイク
ロブリッジを製作する。
【００１９】一方、図４及び図５は前記の方法により製
造される本発明による導電性マイクロブリッジを素子に
応用した例を示す。図４は本発明による導電性マイクロ
ブリッジを下部電極として用いた薄膜赤外線イメーザー
（ｉｍａｇｅｒ）素子の断面図である。図５は図４の薄
膜赤外線イメーザー素子の回路構成図である。
造される本発明による導電性マイクロブリッジを素子に
応用した例を示す。図４は本発明による導電性マイクロ
ブリッジを下部電極として用いた薄膜赤外線イメーザー
（ｉｍａｇｅｒ）素子の断面図である。図５は図４の薄
膜赤外線イメーザー素子の回路構成図である。
【００２０】図４に示すように、本発明による導電性マ
イクロブリッジを用いた薄膜赤外線イメーザー素子の製
造方法は、先ずマトリクス状に形成されている半導体基
板３１上にゲート絶縁膜３２を形成する。次に、前記ゲ
ート絶縁膜３２上にポリシリコンもしくは金Ａｕ等を選
択的に使用してゲート電極３３を形成する。その後、前
記ゲート電極３３をマスクにして半導体基板３１にソー
ス／ドレイン電極用として用いる不純物領域３４，３５
を形成してスイッチングＦＥＴを形成する。次に、前記
ドレイン電極用不純物領域３５上にコンタクトホール３
５ａを形成し、その上にドレインパッド３６を形成す
る。その後、前記ゲート電極３３上に空隙を作る為、本
発明による第１実施の形態又は第２実施の形態の方法で
ゲート電極３３を覆うようにＰＳＧ膜もしくはポリイミ
ド膜を蒸着して犠牲層（図示せず）を形成する。次に、
その上に本発明による第１実施の形態又は第２実施の形
態の方法でＰｔＴｉＯ2 もしくはＰｔＴａＯ2 層からな
る金属−酸化物の混合体膜を形成することにより、導電
性マイクロブリッジ、即ち下部電極３７を形成する。こ
の際、前記下部電極３７はソース電極用不純物領域３４
上にあるゲート絶縁膜３２の所定の部分をエッチングし
て形成されたコンタクトホール３４ａを通してＦＥＴス
イッチの不純物領域３４と連結される。その後、本発明
による第１、第２実施の形態のような方法で犠牲層（図
示せず）を除去して空隙３８を形成する。次に、前記下
部電極３７上にゾル−ゲル（ｓｏｌ−ｇｅｌ）法、ＣＶ
Ｄ法、もしくはスパッタリング法で強誘電体薄膜３９を
厚さ約１〜４μＭに形成する。この時、前記強誘電体膜
３９を形成する物質はＰｂ（Ｚｒ，Ｔｉ）Ｏ3 、ＰＢ
（Ｓｃ，Ｔａ）Ｏ3 、（Ｂａ，Ｓｒ）ＴｉＯ3 等を使用
する。その後、赤外線を吸収する為に、前記強誘電体薄
膜３９上にＮｉ−ＣｒもしくはＧｏｌｄ−Ｂｌａｃｋを
使用して上部電極４０を形成することにより、イメーザ
ー素子を完成する。
イクロブリッジを用いた薄膜赤外線イメーザー素子の製
造方法は、先ずマトリクス状に形成されている半導体基
板３１上にゲート絶縁膜３２を形成する。次に、前記ゲ
ート絶縁膜３２上にポリシリコンもしくは金Ａｕ等を選
択的に使用してゲート電極３３を形成する。その後、前
記ゲート電極３３をマスクにして半導体基板３１にソー
ス／ドレイン電極用として用いる不純物領域３４，３５
を形成してスイッチングＦＥＴを形成する。次に、前記
ドレイン電極用不純物領域３５上にコンタクトホール３
５ａを形成し、その上にドレインパッド３６を形成す
る。その後、前記ゲート電極３３上に空隙を作る為、本
発明による第１実施の形態又は第２実施の形態の方法で
ゲート電極３３を覆うようにＰＳＧ膜もしくはポリイミ
ド膜を蒸着して犠牲層（図示せず）を形成する。次に、
その上に本発明による第１実施の形態又は第２実施の形
態の方法でＰｔＴｉＯ2 もしくはＰｔＴａＯ2 層からな
る金属−酸化物の混合体膜を形成することにより、導電
性マイクロブリッジ、即ち下部電極３７を形成する。こ
の際、前記下部電極３７はソース電極用不純物領域３４
上にあるゲート絶縁膜３２の所定の部分をエッチングし
て形成されたコンタクトホール３４ａを通してＦＥＴス
イッチの不純物領域３４と連結される。その後、本発明
による第１、第２実施の形態のような方法で犠牲層（図
示せず）を除去して空隙３８を形成する。次に、前記下
部電極３７上にゾル−ゲル（ｓｏｌ−ｇｅｌ）法、ＣＶ
Ｄ法、もしくはスパッタリング法で強誘電体薄膜３９を
厚さ約１〜４μＭに形成する。この時、前記強誘電体膜
３９を形成する物質はＰｂ（Ｚｒ，Ｔｉ）Ｏ3 、ＰＢ
（Ｓｃ，Ｔａ）Ｏ3 、（Ｂａ，Ｓｒ）ＴｉＯ3 等を使用
する。その後、赤外線を吸収する為に、前記強誘電体薄
膜３９上にＮｉ−ＣｒもしくはＧｏｌｄ−Ｂｌａｃｋを
使用して上部電極４０を形成することにより、イメーザ
ー素子を完成する。
【００２１】一方、前記の方法で製作されたイメーザー
素子は、図５に示すように、ワイヤボンディング等の方
法でそれぞれのＦＥＴスイッチのドレインパッド３６を
バイアス電源４１に連結する。尚、上部電極４０はＸ−
アドレス回路４２に連結されている前置増幅器４３に連
結される。そして、ＦＥＴスイッチのゲート電極３３を
Ｙ−アドレス回路４４に連結することにより、イメーザ
ー素子の回路構成が完成する。
素子は、図５に示すように、ワイヤボンディング等の方
法でそれぞれのＦＥＴスイッチのドレインパッド３６を
バイアス電源４１に連結する。尚、上部電極４０はＸ−
アドレス回路４２に連結されている前置増幅器４３に連
結される。そして、ＦＥＴスイッチのゲート電極３３を
Ｙ−アドレス回路４４に連結することにより、イメーザ
ー素子の回路構成が完成する。
【００２２】上述した本発明の導電性マイクロブリッジ
を前記方法で製作される薄膜赤外線イメーザー素子に適
用した場合、赤外線を感知する強誘電体薄膜３９の下部
に空隙３８が形成されており、この空隙３８は強誘電体
薄膜３９から下部への熱伝達を遮断するヒートシンクの
役割を果たす。又、感知素子である強誘電体薄膜３９を
薄膜形態に形成する為、その自身の熱容量が最小化され
る。
を前記方法で製作される薄膜赤外線イメーザー素子に適
用した場合、赤外線を感知する強誘電体薄膜３９の下部
に空隙３８が形成されており、この空隙３８は強誘電体
薄膜３９から下部への熱伝達を遮断するヒートシンクの
役割を果たす。又、感知素子である強誘電体薄膜３９を
薄膜形態に形成する為、その自身の熱容量が最小化され
る。
【００２３】
【発明の効果】以上説明したように、本発明による導電
性マイクロブリッジは金属−酸化物の混合体膜からな
り、機械的、化学的に安定する。特に、前記導電性マイ
クロブリッジ上に強誘電体等の薄膜を蒸着する場合はそ
の構成物質間の相互拡散や化学的反応等を抑制すること
ができるので、前記導電性マイクロブリッジ上に結晶性
の良い強誘電体薄膜を形成することができる。マイクロ
ブリッジは低温で形成することができるから、半導体基
板を用いた集積化の素子、例えばシリコンスイッチング
マトリクスを用いた薄膜赤外線イメーザーのような素子
の製造時に熱によるスイッチングマトリクスの劣化を防
止することができ、製造を容易に行うことができる。
性マイクロブリッジは金属−酸化物の混合体膜からな
り、機械的、化学的に安定する。特に、前記導電性マイ
クロブリッジ上に強誘電体等の薄膜を蒸着する場合はそ
の構成物質間の相互拡散や化学的反応等を抑制すること
ができるので、前記導電性マイクロブリッジ上に結晶性
の良い強誘電体薄膜を形成することができる。マイクロ
ブリッジは低温で形成することができるから、半導体基
板を用いた集積化の素子、例えばシリコンスイッチング
マトリクスを用いた薄膜赤外線イメーザーのような素子
の製造時に熱によるスイッチングマトリクスの劣化を防
止することができ、製造を容易に行うことができる。
【図１】 従来の平面マイクロ加工技術により製造され
るマイクロブリッジの製造工程断面図である。
るマイクロブリッジの製造工程断面図である。
【図２】 （ａ）〜（ｄ）は本発明による第１実施の形
態の導電性マイクロブリッジの製造工程断面図である。
態の導電性マイクロブリッジの製造工程断面図である。
【図３】 本発明による第２実施の形態の導電性マイク
ロブリッジの製造工程断面図である。
ロブリッジの製造工程断面図である。
【図４】 本発明による導電性マイクロブリッジを適用
した赤外線センサの構造断面図である。
した赤外線センサの構造断面図である。
【図５】 図４の赤外線センサの回路構造図である。
１１，２１…半導体基板、１２，２２…絶縁膜、１３
ａ，２４ａ…第１感光膜、１４ａ…ＰＳＧ膜、１５ａ，
２５…第２感光膜、１６ａ，２６ａ…金属−酸化物の混
合体膜、１４，２３…犠牲層、１７，２７…空隙、３２
…ゲート絶縁膜、３３…ゲート漂着、３７…下部電極、
３９…強誘電体膜、４０…上部電極。
ａ，２４ａ…第１感光膜、１４ａ…ＰＳＧ膜、１５ａ，
２５…第２感光膜、１６ａ，２６ａ…金属−酸化物の混
合体膜、１４，２３…犠牲層、１７，２７…空隙、３２
…ゲート絶縁膜、３３…ゲート漂着、３７…下部電極、
３９…強誘電体膜、４０…上部電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 Ｇ 21/316 Ｙ 27/14
Claims (3)
- 【請求項１】 半導体基板を用意る工程と、 前記半導体基板上に犠牲層を形成する工程と、 前記犠牲層上に金属−酸化物の混合体膜を形成する工程
と、 前記犠牲層を除去し、前記混合膜体の下部この犠牲層が
除去された部分に空隙を形成する工程と、有することを
特徴とする導電性マイクロブリッジの製造方法。 - 【請求項２】 前記犠牲層を形成する段階は、 半導体基板上に絶縁膜を形成する段階と、 犠牲層が形成されるべき領域を除いた前記絶縁膜上に第
１感光膜パターンを形成する段階と、 前記第１感光膜とＰＳＧ層をリフトオフ方法で同時に除
去する段階とを含むことを特徴とする請求項１記載の導
電性マイクロブリッジの製造方法。 - 【請求項３】 前記犠牲層を形成する段階は、 半導体基板に絶縁膜を形成する段階と、 前記絶縁膜上にポリイミド膜を形成する段階と、 前記ポリイミド膜を熱処理する段階と、 前記ポリイミド膜上に第１感光膜を形成する段階と、 犠牲層が形成されるべき領域だけ残るように前記第１感
光膜をパターニングして前記第１感光膜とポリイミド膜
の一部分をエッチングする段階と、 前記第１感光膜の残りの部分を除去して犠牲層を形成す
る段階とを含んでなることを特徴とする請求項１記載の
導電性マイクロブリッジの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR21586/1994 | 1994-08-30 | ||
| KR1019940021586A KR0147211B1 (ko) | 1994-08-30 | 1994-08-30 | 도전성 마이크로 브릿지의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0886850A true JPH0886850A (ja) | 1996-04-02 |
| JP2926158B2 JP2926158B2 (ja) | 1999-07-28 |
Family
ID=19391497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7243950A Expired - Fee Related JP2926158B2 (ja) | 1994-08-30 | 1995-08-30 | 導電性マイクロブリッジの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5641709A (ja) |
| JP (1) | JP2926158B2 (ja) |
| KR (1) | KR0147211B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693355B1 (en) * | 2003-05-27 | 2004-02-17 | Motorola, Inc. | Method of manufacturing a semiconductor device with an air gap formed using a photosensitive material |
| KR100695756B1 (ko) * | 1999-11-15 | 2007-03-15 | (주) 인텔리마이크론즈 | 리가 공정 및 이를 이용한 미세 구조물의 제조 방법 |
| JP2023504051A (ja) * | 2020-10-15 | 2023-02-01 | テンセント・テクノロジー・（シェンジェン）・カンパニー・リミテッド | エアブリッジ構造及びその製造方法、並びに超伝導量子チップ及びその製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5599745A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Method to provide a void between adjacent conducting lines in a semiconductor device |
| US6518168B1 (en) * | 1995-08-18 | 2003-02-11 | President And Fellows Of Harvard College | Self-assembled monolayer directed patterning of surfaces |
| US6576976B2 (en) | 1997-01-03 | 2003-06-10 | Integrated Device Technology, Inc. | Semiconductor integrated circuit with an insulation structure having reduced permittivity |
| JP3460810B2 (ja) * | 1999-07-26 | 2003-10-27 | 日本電気株式会社 | 熱分離構造を有する熱型赤外線検出器 |
| US7427526B2 (en) * | 1999-12-20 | 2008-09-23 | The Penn State Research Foundation | Deposited thin films and their use in separation and sacrificial layer applications |
| JP2004507880A (ja) * | 2000-04-17 | 2004-03-11 | ザ ペン ステイト リサーチ ファンデーション | 堆積された薄膜、並びに分離及び犠牲層への適用におけるその使用 |
| WO2003001251A1 (en) * | 2001-06-25 | 2003-01-03 | Massachusetts Institute Of Technology | Air gaps for optical applications |
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| RU2685082C1 (ru) * | 2018-06-19 | 2019-04-16 | Федеральное государственное бюджетное учреждение науки Институт радиотехники и электроники им. В.А. Котельникова Российской академии наук | Способ изготовления воздушных мостиков в качестве межэлектродных соединений интегральных схем |
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| US5059556A (en) * | 1988-09-28 | 1991-10-22 | Siemens-Bendix Automotive Electronics, L.P. | Low stress polysilicon microstructures |
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| US5013693A (en) * | 1989-02-16 | 1991-05-07 | Wisconsin Alumni Research Foundation | Formation of microstructures with removal of liquid by freezing and sublimation |
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-
1994
- 1994-08-30 KR KR1019940021586A patent/KR0147211B1/ko not_active IP Right Cessation
-
1995
- 1995-08-30 JP JP7243950A patent/JP2926158B2/ja not_active Expired - Fee Related
- 1995-08-30 US US08/520,806 patent/US5641709A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2926158B2 (ja) | 1999-07-28 |
| KR0147211B1 (ko) | 1998-11-02 |
| US5641709A (en) | 1997-06-24 |
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