JPH0864599A - 表面拡散による高アスペクト比低抵抗率線／バイア構造およびその製造方法 - Google Patents

表面拡散による高アスペクト比低抵抗率線／バイア構造およびその製造方法

Info

Publication number
JPH0864599A
JPH0864599A JP7196745A JP19674595A JPH0864599A JP H0864599 A JPH0864599 A JP H0864599A JP 7196745 A JP7196745 A JP 7196745A JP 19674595 A JP19674595 A JP 19674595A JP H0864599 A JPH0864599 A JP H0864599A
Authority
JP
Japan
Prior art keywords
germanium
substrate
alloy
metal
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7196745A
Other languages
English (en)
Other versions
JP3083735B2 (ja
Inventor
Rajiv Vasant Joshi
ラジヴ・ヴァサント・ジョシー
Manu Jamnadas Tejwani
マヌ・ジャムナダース・テジワーニ
Kris Venkatraman Srikrishnan
クリス・ヴェンカトラーマン・シュリークリュシュナン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0864599A publication Critical patent/JPH0864599A/ja
Application granted granted Critical
Publication of JP3083735B2 publication Critical patent/JP3083735B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53219—Aluminium alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53247—Noble-metal alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12486—Laterally noncoextensive components [e.g., embedded, etc.]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12528—Semiconductor component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12674—Ge- or Si-base component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12736—Al-base component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12771—Transition metal-base component
    • Y10T428/12806—Refractory [Group IVB, VB, or VIB] metal-base component
    • Y10T428/12826—Group VIB metal-base component
    • Y10T428/1284—W-base component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12771—Transition metal-base component
    • Y10T428/12861—Group VIII or IB metal-base component
    • Y10T428/12889—Au-base component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12771—Transition metal-base component
    • Y10T428/12861—Group VIII or IB metal-base component
    • Y10T428/12896—Ag-base component

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

(57)【要約】 【目的】 電界効果トランジスタ（ＦＥＴ）、バイポー
ラ・トランジスタまたはＢｉＣＭＯＳ（バイポーラ／相
補形金属酸化膜シリコン構造）を有する回路を製造する
ための構造および方法を提供する。 【構成】 本発明のメタライゼーション製造では、線と
バイアを含む高アスペクト比構造に付着される金属と合
金に影響を与える、低温ゲルマニウム気流を使用する。
ゲルマニウム気流によって、ゲルマニウム（Ｇｅ）が、
表面反応に導入され、これによって、ＣｕＧｅの不動態
層がもたらされ、ボイドと横シームが防止される。表面
不動態化または耐摩耗応用のためにハード・キャップが
必要な場合、ＧｅＨ4気体の後にＷＦ6を使用して、Ｗx
Ｇｅyハード・キャップをその場で作ることができる。
さらに、低圧高温（ただし４５０℃未満）を使用するこ
とによって、下にある金属を劣化させずに高アスペクト
比（３以上のアスペクト比）のバイア／線構造を充たす
ことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全般的には電界効果ト
ランジスタ（ＦＥＴ）、バイポーラ・トランジスタまた
はＢｉＣＭＯＳ（バイポーラ／相補形金属酸化膜シリコ
ン構造）を有する回路を製造するための構造および方法
に関し、具体的には、集積回路内の配線を相互接続する
ためのメタライゼーションおよびそのメタライゼーショ
ンを製作する方法に関する。
【０００２】本発明のプロセスでは、線およびバイアを
含む高アスペクト比構造に付着された金属および合金に
影響を与える低温ゲルマニウム気相流を用いる。ゲルマ
ニウム気流を使用することによって、ゲルマニウム（Ｇ
ｅ）が表面反応に導入され、これによって、ボイドと横
シーム（side seam）が防止され、またＣｕ−Ｇｅの不
動態層がもたらされる。第２に、表面不動態化または耐
摩耗性適用のためにハード・キャップが必要な場合、Ｇ
ｅＨ4気体の後にＷＦ6を使用して、ＷxＧｅyのハード・
キャップをその場（in-situ）で作ることができる。
【０００３】第３に、本発明は、低圧高温（ただし４５
０℃未満）を使用して、下にある金属を劣化させずに高
アスペクト比（３以上のアスペクト比）のバイア／線構
造を充填することに関する。さらに、この充填は、ステ
ップ・カバレージのパラメータに対する他のスパッタリ
ング・プロセス・パラメータの本発明の関係を使用する
こで達成できる。
【０００４】
【従来の技術】アルミニウムおよび銅ならびにこれらの
二元合金および三元合金などの低抵抗率金属は、半導体
製造において微細線相互接続として広範囲に探究されて
きた。微細線相互接続金属の典型例には、ＡｌxＣｕ
y（ｘとｙの和が１に等しく、ｘとｙは共に０以上１以
下）、Ａｌ−Ｐｄ−ＣｕおよびＡｌ−Ｐｄ−Ｎｂなどの
三元合金、Ａｌ−Ｃｕ−Ｓｉ、ならびに他の同様の低抵
抗率金属ベースの合金が含まれる。超大規模集積回路
（ＶＬＳＩ）製造において線幅寸法の減少を重視するこ
とが、不適切な絶縁、エレクトロマイグレーションおよ
び平坦化を含む信頼性問題につながった。
【０００５】様々な、Ａｌ、ＣｕあるいはＣｕベース合
金を用いて、バイアおよび配線を金属充填した後、化学
機械研磨（ＣＭＰ）を行うことで金属の象眼（damascen
e）構造を形成する。すなわち金属埋め込みプロセス
は、超大規模集積回路（ＶＬＳＩ）における配線技術の
主要要素である。主な問題は、ボイドまたはシームなし
に高アスペクト比のバイアおよび線を充填すること、お
よび均質な構造を作成することである。有機金属化学気
相成長法（ＭＯＣＶＤ）は、有望な方法にみえるが、製
造の初期段階においてのみ有望であり、付着速度が非常
に遅く、細い線のその場付着が非常に困難である。ま
た、レーザ溶融が有望にみえるが、そのような製造方法
の適用には多くの問題が残されている。さらに、高温
（すなわち、４５０℃を超える）バイアス・スパッタリ
ング技法が試みられてきたが、この技法は、１μｍ未満
の幾何形状に制限がある。さらに、このような高温は、
下にある金属を劣化させるはずである。
【０００６】さらに、化学気相成長法（ＣＶＤ）または
めっきなどの従来の技法は、有望にみえるが、まだその
ような構造の製造に適用されていない。現在、高アスペ
クト比のバイアおよび配線を充たすのに必要な、物理気
相成長法（ＰＶＤ）の使用を可能にする方法も、ＣＶＤ
またはめっきによる膜の質を改善する方法も存在しな
い。
【０００７】さらに、低抵抗率のＣｕまたはＡｌの線
は、バックエンド・メタライゼーションおよびパッケー
ジングの応用例に関して評価中である。しかし、サブミ
クロン線にこれらの合金を十分に充填することは、上で
述べた既存技法には適切な充填特性が欠けているので、
まだ困難である。ＣｕまたはＡｌ−Ｃｕを付着するため
の新しい高価なＣＶＤ法（たとえば、有機金属化学気相
成長法（ＭＯＣＶＤ）、レーザ溶融、高温バイアス・ス
パッタリング、ポリ基板におけるＡｌ−Ｇｅなど）が研
究中であるが、前述のような欠点を有する。もう１つの
代替案が、スパッタリングによる低共融Ａｌ−Ｇｅの形
成であるが、この技法には、異なるターゲットが必要で
あり、固定された組成が、線のエレクトロマイグレーシ
ョン特性を劣化させる。
【０００８】めっきは安価な技法であるが、どのような
組合せの合金であっても（たとえばＡｌ−Ｃｕ、Ａｌ−
Ｎｂ−Ｐｄなど）付着できない。さらに、Ａｌ−Ｃｕ合
金からの純Ｃｕは、腐蝕抵抗が劣悪であることが知られ
ている。さらに、選択的な技法のすべてが、選択性を失
う傾向を有し、したがって、歩どまりに影響せずに密な
Ａｌ−Ｃｕ線をキャップすることは、非常に困難であ
る。
【０００９】現在、４ＭＢメモリないし１６ＭＢメモリ
には、通常はＡｌ−Ｃｕ線とＷバイア相互接続が使用さ
れている。ＣＶＤを使用して、バイアにコンフォーマル
にＷが付着される。しかし、寸法が減少し、電流密度が
高まるにつれて、第１金属層（Ｍ１）または第２金属層
（Ｍ２）の相互接続構造が硬い層を形成するのに使用さ
れる金属と同様の、異なる金属にＷを置換する必要が生
じる。適切な選択としては、Ａｌ−ＣｕまたはＣｕがあ
ろう。しかし、これらの金属は、非常に遅い付着速度、
良い前駆物質がないこと、ならびに、バックエンドオブ
ライン（ＢＥＯＬ）応用にとって高すぎると思われる、
４５０℃を超える温度で付着が生じるので、ＣＶＤによ
る付着が非常に困難である。
【００１０】従来技法の１例（たとえば、キクタ他著PR
OC. OF 1991 VMIC CONFERENCE、第１６３〜１７０ペー
ジ、およびキクタ他著、"0.25 μm Contact Hole Filli
ng by Al-Ge Reflow Sputtering", Proceedings of the
1991 Symposium on VLSI Technology、第３５〜３６ペ
ージに記載のものなど）では、スパッタリングされたＡ
ｌ−Ｇｅ材料が、バイア充填に使用された。しかし、こ
の構造は、線およびバイアの高い抵抗を示し、ポリシリ
コン下層を必要とする。さらに、二元合金だけが記載さ
れており、合金が均質な技法では、高いＧｅ含量が必要
となり、熱安定性が劣化する。
【００１１】Ａｌ−Ｃｕなどの低抵抗率金属を、温度を
その金属の融点（たとえば５８０℃）付近まで高め、基
板バイアスを使用して金属をリフローさせることによっ
て付着することは周知である。このような高温ならびに
バイアスは、既に付着された金属層を劣化させ、同時に
拡散も引き起こす。一般に、通常の方法でのこれらの温
度は、４７５℃より高い。
【００１２】従来の構造および方法における他の問題と
しては、柔らかい金属（たとえば、Ａｌ−Ｃｕ、Ｃｕ、
Ａｌ合金などの金属）の象眼が、スラリに比較的硬い懸
濁粒子を使用するとスクラッチとスミアを起こすこと、
および高温バイアス・スパッタリングを含む、従来のス
パッタ技法では、線を充填できないことがある。スクラ
ッチのない柔らかい金属線の充填と形成には、かなりの
難問が存在し、従来の方法は、これに対する実用的で効
果的な解決を提供できなかった。
【００１３】
【発明が解決しようとする課題】したがって、本発明の
目的は、高い製品歩どまりを有する方法を使用して、サ
ブミクロン・スケールで基板上に低コスト、無腐蝕、耐
摩耗、耐エレクトロマイグレーションの電気導体相互接
続回路を提供することである。この目標を達成するた
め、本発明のプロセスでは、線およびバイアを含む高ア
スペクト比構造に付着された金属および合金に影響を与
える、低温ゲルマニウム気流を使用する。ＧｅＨ4、Ｇ
ｅ2Ｈ6などのゲルマニウムを含む気体源を使用すること
によって、ゲルマニウム（Ｇｅ）を表面反応に導入し、
これによって、ボイドと横シームを防止し、さらにＣｕ
−Ｇｅの不動態層を設ける。
【００１４】本発明のもう１つの目的は、従来の方法よ
りもはるかに低い温度で、ボイドなしで高アスペクト比
の線を充填する方法を提供することである。
【００１５】本発明のもう１つの目的は、エレクトロマ
イグレーションを減らす耐摩耗性の硬いキャップを有す
る低抵抗率の線またはバイアを提供することである。し
たがって、下で述べるように、表面不動態化または耐摩
耗応用のためにハード・キャップが必要な場合には、Ｇ
ｅＨ4気体の後にＷＦ6を使用して、ＷxＧｅyの現場ハー
ド・キャップを作ることができる。
【００１６】本発明のもう１つの目的は、下にある金属
を劣化させずに、低圧低温（すなわち４５０℃未満）を
使用することによって高アスペクト比のバイア／線（３
以上のアスペクト比）を充たすことである。
【００１７】本発明のもう１つの目的は、ステップ・カ
バレージのパラメータに対する他のスパッタリング・プ
ロセス・パラメータの発明的関係を使用することによっ
て金属充填を最適化することである。
【００１８】
【課題を解決するための手段】本発明の１態様では、側
壁を有する誘電体構造内の線とバイアのうちの少なくと
も１つを形成するための金属合金を含む、集積回路内の
配線を相互接続するためのコスト効率の良い構造を提供
する。金属合金には、アルミニウム、金および銀からな
るグループから選択された第１元素と、ゲルマニウムの
第２元素が含まれる。金属合金には、０〜４０原子百分
率の範囲内のゲルマニウムの第１領域と、６０〜１００
原子百分率の範囲内のゲルマニウムの第２領域が含まれ
る。
【００１９】本発明の第２の態様では、上面を有する基
板上に金属合金を形成するプロセスが提供され、この方
法には、基板の上面を３００℃から４５０℃の間の範囲
の温度まで加熱するステップと、基板の上面の上にゲル
マニウムを含む気体を流すステップとが含まれ、この上
面は、露出されたアルミニウムを含む領域を有し、これ
によって、気体内のゲルマニウムが、アルミニウムと反
応して、アルミニウム合金の表面張力により隣接する開
口へ流入するアルミニウム合金を形成する。
【００２０】低共融合金を形成することによってバイア
を充たせることが、ＧｅＨ4の反応と組み合わせてＰＶ
Ｄを使用することによって、実験的に示された。ＰＶＤ
は、Ａｌの二元合金または三元合金のすべての組合せを
提供する。この、表面反応によって作られる構造は、バ
イアス・スパッタリングによるＡｌ−Ｇｅだけを使用す
る通常のシステムより有利である。低温（３００〜４５
０℃の範囲内であることが好ましく、より好ましくは３
００〜４００℃の範囲内）ＣＶＤ反応／付着は、有機お
よび無機の両方の絶縁体／誘電体の使用にも適するもの
である。
【００２１】したがって、たとえば、ギャップを充たす
ためにポリイミドのバックフィルを用いる、Ａｌ−Ｃｕ
をポリイミドと集積する通常のＣＭＯＳプロセスを、Ｗ
に関連する応力に無関係に、本発明の技法と置換するこ
とができる。金属構造体（metallurgy）は、基本的にＰ
ＶＤ法によって制御されるので、エレクトロマイグレー
ションの劣化はない。この技法は、わずかな抵抗の不利
さを許容できる（たとえばＷスタッドと置換できる）場
合に特に魅力的であり、それと同時に平坦化の必要を最
小にでき、金属膜応力の問題を回避することができる。
【００２２】さらに、このＣＶＤ技法は、ＧｅＨ4を選
択的に使用することによってバイア内だけに低融点共晶
を形成することによって、構造の側壁の表面拡散と不動
態化に対するコンフォーマル性を提供することができ、
この技法は、プロセス実施態様に関して非常に有利であ
る。
【００２３】さらに、本発明の構造および方法は、メタ
ライズされた微細形状内のボイドまたはシームの区域付
近へのゲルマニウムの選択的追加を提供する。さらに、
Ａｌ−Ｇｅ−Ｍ（三元合金など、このＭは、Ｎｂ、Ｐ
ｄ、Ｃｕなどとすることができる）低融点共晶の形成に
よって、バイアまたはトレンチの充填が達成される。Ｇ
ｅの流れは、表面だけである（Ａｌ−Ｇｅ−Ｍの溶融な
ど）。したがって、傾斜組成を有利に作成することがで
きる。本発明によれば、通常の構造のようなバイア抵抗
の劣化がなく、Ａｌ−Ｃｕ−Ｇｅ系のエレクトロマイグ
レーションがない。さらに、本発明によって、独自の相
互接続側壁不動態化構造を形成できる。
【００２４】もう１つの態様では、本発明による構造お
よび技法によって、ＧｅＨ4とＷＦ6の２段階表面反応を
使用して、スクラッチと充填の問題も解決された。さら
に、通常の低コストと低抵抗率を有するＰＶＤ合金を、
ＷＦ6とＧｅＨ4の反応の前のＧｅＨ4の短時間（５〜１
０分）の露出と組み合わせて、充填に使用することがで
きる。付着温度は、実質的に４００℃付近またはそれ未
満であることが好ましい。この温度は、従来のシステム
に使用された温度よりはるかに低い。実際、従来のシス
テムおよび技法では、通常は４５０℃超の温度を使用す
る。さらに、ＧｅＨ4の露出によって、Ｇｅを有する安
定した金属相を形成することができる（たとえばＣｕ3
Ｇｅなど）。さらに、ＷxＧｅyの形で、良い研摩止めが
もたらされる。ハード・キャップされたＷxＧｅyは、本
発明を用いて、１ステップで形成でき、線抵抗の劣化が
なく、Ａｌ−Ｃｕ−Ｇｅ系のエレクトロマイグレーショ
ンを、従来のシステムに対して相対的に改良することが
できる。
【００２５】第３に、本発明は、スパッタリングを用い
て、低温低圧で低抵抗率金属合金（たとえばＡｌ−Ｃ
ｕ）を使用する高アスペクト比のバイアおよび線の充填
の改良に関する。低圧の長所には、バイアまたは線への
表面拡散の方向性の達成が含まれる。使用される温度
は、４５０℃を十分に下回る。下の表４に記載の条件の
下で、二重象眼構造が、下で述べるように図１０に示さ
れるように形成される。
【００２６】さらに、本発明によれば、ステップ・カバ
レージのパラメータに対する他のスパッタリング・プロ
セス・パラメータの発明的関係を使用することによっ
て、材料充填が最適化される。
【００２７】
【実施例】ここで図面、具体的には図１および図２を参
照すると、本発明による構造およびプロセスが示されて
いる。本発明は、ＦＥＴ、バイポーラまたはＢｉＣＭＯ
Ｓを使用する回路の製造に特に有用であり、０．５μ未
満のリソグラフィ構造（たとえば、６４ＭＢないし２５
６ＭＢのＤＲＡＭ構造で一般的に見られる構造）に特に
有用である。もちろん、本発明は、そのような応用例に
限定されるものではなく、本明細書を読めば、当業者が
本発明を他の応用例に合わせて簡単に調整できると思わ
れる。
【００２８】一般に、本発明のプロセスでは、線とバイ
アを含む高アスペクト比で付着された金属および合金に
影響を与える低温ゲルマニウム気流を使用する。金属お
よび合金には、好ましくはアルミニウム、金および銀の
グループからの元素である第１元素と、ゲルマニウムの
第２元素が含まれることが好ましい。金属合金は、０か
ら４０までの原子百分率の範囲のゲルマニウムの第１領
域と、６０から１００までの原子百分率の範囲のゲルマ
ニウムの第２領域を有することが好ましい。金属合金に
は、Ａｌ−ＧｅおよびＣｕ3Ｇｅの第３領域が含まれる
ことが好ましい。金属合金の第２領域には、三元金属合
金が含まれることが有利であり、メタライゼーションに
は、金属合金上のＷxＧｅyが含まれることが好ましい。
【００２９】ゲルマニウム気流を使用することによっ
て、Ｇｅが、ボイドと横シームの出現を防ぐ表面反応に
導入される。この表面反応は、ＣｕＧｅの不動態層をも
たらすという点でも有用である。さらに、ＷＦ6を伴う
ゲルマニウム気流によって、ＷxＧｅyのハード・キャッ
プ層を作る。
【００３０】具体的に言うと、本発明の構造および方法
では、ＧｅＨ4とＷＦ6の表面反応を使用して高アスペク
ト比の線／バイアを充たすが、この際に、低抵抗率金属
（たとえば、ＡｌxＣｕy、ｘ＋ｙ＝１、０≦ｘ≦１）
を、化学気相成長法（ＣＶＤ）、めっきまたは物理気相
成長法（ＰＶＤ）のいずれかによって付着できる。
【００３１】これらの合金上に温度を上げたＧｅＨ4を
徐々に流すと、その場で低共融のＡｌ−Ｍ−Ｇｅまたは
Ｃｕ−Ｇｅ合金を形成することによって、シームまたは
側面に存在するボイドまたはギャップの充填がもたらさ
れる。
【００３２】本発明のもう１つの態様では、低速でＷＦ
6を導入することによって、硬い耐摩耗性のコーティン
グ（ＷxＧｅy）が、柔らかい合金の研摩止めとしてＡｌ
−Ｃｕ−Ｇｅ層の上に付着される。線／バイアを形成し
た後に、Ｗ合金キャップを、ＳＦ6反応性イオン・エッ
チング（ＲＩＥ）・プロセスまたは同様のプロセスによ
って除去することができる。このＧｅＨ4の反応によっ
て形成される結果の構造は、独自であり、構造のエレク
トロマイグレーションが改善されている。
【００３３】この技法とそれによる構造は、特定の基板
や誘電体オーバーレイの使用に制限されないことを理解
されたい。さらに、本発明は、特定の金属の組合せに制
限されない。そうではなくて、本発明の目的は、比較的
柔らかい低抵抗の金属または金属合金に、摩耗、腐蝕お
よびエレクトロマイグレーションに耐えることのできる
硬い超硬合金をオーバーレイし、その後、Ｇｅによる表
面反応を起こすことである。本発明は、アルミニウムと
銅の合金を使用する電気系に特に関連するが、他の金属
合金とも同様に有利に使用することができる。
【００３４】本発明を詳細に見ながら、低抵抗率金属の
低融点共晶合金を形成することによる低抵抗率金属を用
いた高アスペクト比のバイア／線を充たす構造とプロセ
スを説明する。また、研摩止めとしてのＷ−Ｇｅのハー
ド・キャップの形成も説明する。
【００３５】一般に、図１ないし図８からわかるよう
に、まずＧｅＨ4を導入し、その後、ＷＦ6を徐々に導入
して、Ａｌ−Ｃｕ−Ｇｅ／ＷxＧｅyの２層構造を形成す
る。ここで、ＧｅＨ4気体は、実用上任意の方法によっ
て付着された低抵抗率合金の充填のために使用される。
たとえば、ＰＶＤ、めっきまたはＣＶＤ技法のいずれで
あっても、ＧｅＨ4と組み合わせて使用することができ
る。このような充填の例を、図１ないし図８に示し、下
で説明する。
【００３６】図１および図２に示される第１の例では、
基板（図示せず）に、まず誘電体１０をオーバーコート
し、その後パターン作成する。
【００３７】基板は、シリコン、シリコン・ゲルマニウ
ム、ゲルマニウム、ガリウムひ素または、集積回路作成
に適した他の材料であることが好ましい。しかし、基板
は、半導体のパッケージングおよび薄膜相互接続作成に
一般的に使用されるセラミック、ガラスまたは複合材料
であってもよい。基板は、その中に複数の半導体デバイ
スが形成されていることが好ましく、これには、電界効
果トランジスタ（ＦＥＴ）、バイポーラ・トランジス
タ、ＢｉＣＭＯＳ、抵抗、ショットキ・ダイオードなど
が含まれる。もちろん、基板は、上記の属性のいずれか
に加えて、当技術分野で既知の他の属性を有することが
できる。
【００３８】誘電体（図示のように単一層であるか、複
数の層を有する複合材）は、有機材料、無機材料または
その両方から形成できる。無機材料は、二酸化ケイ素
（ＳｉＯ2）、チッ化ケイ素（Ｓｉ3Ｎ4）または類似物
とすることができる。誘電体１０は、プラズマ強化化学
気相成長法（ＰＥＣＶＤ）を使用して付着されることが
好ましい。ポリイミドまたはダイアモンド様炭素（ＤＬ
Ｃ）などの有機誘電体層を、誘電体の１つまたは複数の
無機層の上またはその間に付着することができる。
【００３９】複数の層によって作成される誘電複合材の
代替として、ＳｉＯ2、ＰＳＧまたはＢＰＳＧなどの無
機誘電体、もしくは、ポリイミドなどの有機誘電体の単
一層を使用することができ、これらは、酸化的雰囲気中
での成長、スパッタリングまたはＰＥＣＶＤなど多数の
周知の技法のいずれかによって付着することができる。
図１および図２には、単一誘電体層の使用が示されてい
るが、誘電体層１０は、本発明の実施に制限されず、単
独または組合せで使用されるすべての誘電体（たとえば
無機または有機）を、本発明の実施に使用できることを
理解されたい。
【００４０】開口１１が、誘電体複合材内に形成され、
この開口は、導電性の線のためのバイアまたはトレンチ
とすることができる。ＶＬＳＩ応用例では、基板が、図
１の開口１１に類似の開口を数百ないし数千個有する可
能性があり、その結果得られる密で複雑なパターンが、
最終的に基板上または基板内の回路を相互接続する。開
口１１は、コントラスト強化リソグラフィ（ＣＥＬ）を
使用した後に、ＣＨＦ3およびＯ2を用いたマルチウエハ
・ツールでトレンチ・エッチングまたは穴エッチングさ
れて形成され、開口１１が所望の寸法を有し、バイア・
スタッド・パターン用の基板の表面上の接点まで延びる
ように最適にオーバーエッチされることが好ましい。
【００４１】線パターンの場合、誘電体層は、使用され
る金属厚さより約１０％深い深さまで部分的にエッチン
グされることが好ましい。ポリイミドをエッチングする
時には、低温でのＯ2 ＲＩＥが好ましい。開口１１の
形成は、当技術分野で周知であり、多くの異なる技法に
よって作成可能であることを理解されたい。
【００４２】その後、ＰＶＤ（たとえば、蒸着、平行化
スパッタリングまたは平行化なしのスパッタリングな
ど）によって、Ｔｉの後にＡｌ−ＣｕまたはＣｕなど、
適当な材料１２を開口１１内（たとえばトレンチ／バイ
ア）および誘電体１０の上に付着する。Ａｌの代わり
に、金または銀を有利に使用することができる。
【００４３】その後、超硬合金層１３を、誘電体上とト
レンチ内のＡｌ−ＣｕまたはＣｕの上に付着する。シャ
ドーイング効果が原因で、ＰＶＤ（たとえば蒸着）が、
この構造の側面にシームを示す。シームは、信頼性の問
題を提起するので、このような構造では問題である。
【００４４】その後、Ａｌ−Ｃｕ層またはＣｕ層１２の
頂面全体にわたってＧｅＨ4気体を流し、バイアを充た
す。ＧｅＨ4は、１ｍＴｏｒｒから７６０Ｔｏｒｒ、よ
り好ましくは１Ｔｏｒｒの圧力で、３００℃から４５０
℃、より好ましくは３８０℃から４００℃の温度で流さ
れることが好ましい。Ａｌ−Ｃｕと組み合わせてＧｅＨ
4を使用すると、Ａｌ−Ｃｕの共晶点が下がり、バイア
が充たされる。
【００４５】上で述べたように、Ａｌ−ＣｕまたはＣｕ
の頂部は、超硬合金によって図１に示されるようにキャ
ップされることが好ましい。超硬合金層は、チタン（Ｔ
ｉ）、チタン合金またはＴｉ／ＴｉＮなどのチタン化合
物、タングステン（Ｗ）、チタン／タングステン（Ｔｉ
／Ｗ）合金、クロム（Ｃｒ）またはタンタル（Ｔａ）お
よびそれらの合金、もしくは他の適した材料とすること
ができる。このような超硬合金キャップは、表面反応の
進行を防ぎ、側面反応を促進する。
【００４６】図１および図２に示されたメタライゼーシ
ョン１４は、ＡｌxＣｕy（このｘとｙの和は１に等し
く、ｘとｙの両方が０以上１以下）であることが好まし
い。しかし、Ａｌ−Ｐｄ−Ｃｕなどの三元合金やＡｌ−
Ｐｄ−Ｎｂ−Ａｕなどの多成分合金も適している。メタ
ライゼーション１４の主な特性は、低抵抗率であり、超
硬合金層１３と比較して柔らかい材料であることであ
る。
【００４７】線パターンまたは内部バイア・パターンを
表す開口１１は、線またはバイアの表面から下に１００
から４００ｎｍの深さまでメタライゼーション１４によ
って充たされることが好ましい。
【００４８】式１に示されるようにこの構造とＧｅＨ4
を反応させた後に、横シームが、図２に示されるように
Ａｌ−Ｃｕ−Ｇｅである低融点共晶合金１５によって充
たされる。
【化２】 ＡｌxＣｕy＋（ｘ＋ｙ）ＧｅＨ4→ ｘ（Ａｌ−Ｇｅ）＋ｙ（Ｃｕ−Ｇｅ）＋２（ｘ＋ｙ）Ｈ2 (１)
【００４９】図３および図４を参照すると、本発明の第
２の態様による、上で述べたシャドーイング効果に起因
するＰＶＤプロセス中（たとえば蒸着、平行化スパッタ
リングなど）の金属ギャップの閉鎖が示されている。
【００５０】具体的に言うと、３００〜４５０℃の間の
温度範囲、好ましくは３５０℃と４００℃の間、さらに
好ましくは３８０℃と４００℃の間の温度範囲と、０．
２から１Ｔｏｒｒの圧力範囲で、超高速（ＵＨＶ）反応
炉内でＡｌ−Ｃｕ合金をＧｅＨ4と反応させることによ
って、図４に示されるように、ボイド２０を有利に閉じ
ることができる。
【００５１】図５および図６からわかるように、標準的
なスパッタリング・プロセス中に遭遇する同様のボイド
を、ＧｅＨ4の反応と低融点共晶材料の形成によって閉
じる。したがって、複雑な技術なしに、このプロセスを
使用して製造工程でバイアおよび線を充たすことができ
る。この反応は、低融点共晶合金を形成し、その材料を
ボイドの中心に流し、これによってボイドを充たす。
【００５２】本発明のもう１つの実施例では、材料の流
れを達成した後に、Ｗ−Ｇｅ層３０または類似物を、図
７に示されるように超硬材料層およびメタライゼーショ
ンの上に付着することが好ましい。Ｗ−Ｇｅ層３０は、
硬い耐摩耗性研摩止めとして有利に使用される（たとえ
ば、これは、化学機械研摩または類似物に使用される硝
酸第二鉄内のアルミナ・スラリまたは類似物に対してよ
り強く抵抗する）。その後、線またはバイアを形成し、
これらを、好ましくはエッチングまたは研摩して、図８
に示されるような相互接続された線を形成する。
【００５３】この構造は、導電性のバイアまたは線を有
する構造をもたらすためにＷxＧｅyを適用した後に平坦
化され、後者の構造には、ＷxＧｅyまたは類似物から作
られる硬い耐摩耗性キャップを有する中央の柔らかい低
抵抗率のメタライゼーション１４が含まれる。バイアま
たは線の頂面は、基板上の誘電材料の頂面と同じ高さで
ある。平坦化は、希硝酸第二鉄中のアルミナなどのスラ
リを用いる化学機械研摩によるか、ＳＦ6またはＣｌ2ベ
ースの化学作用の存在の下でのＲＩＥによって、１ステ
ップまたは２ステップ以内で達成できる。
【００５４】上で述べた技法の代替として、ＧｅＨ4反
応と組み合わせて材料をバイアに付着した後にパターン
作成し、線をエッチングして相互接続構造を形成するこ
とによって、線およびバイアを１ステップで形成でき
る。
【００５５】実験から、本発明を用いると、Ａｌ−Ｃｕ
−Ｇｅ（Ｃｕ3Ｇｅ）の低温共晶を、４００℃未満の温
度でＧｅＨ4反応を用いて形成でき、さらに、硬いＷキ
ャップを含む低温Ｇｅ材料をＡｌ−Ｃｕ合金の上に付着
できることが示された。そのようなプロセス（すなわ
ち、Ａｌ−Ｃｕを伴うＧｅＨ4の表面拡散）を使用する
と、４から５のアスペクト比の構造が、ボイドなしで充
たされる。ＧｅＨ4反応を使用して実行された追加実験
を、下の表１に示す。このデータから、本発明の上記の
プロセスを使用してボイドを充たすことができることが
明らかに示される。
【表１】 金属 圧力（ｍＴ） ステップ・カバレージ アスペクト比 Ａｌ−Ｃｕ ０．２ １００％ ３．０ ０．５ １００％ ２．５ ０．８ １００％ ２．０
【００５６】上で述べた技法は、リソグラフィのグラウ
ンド・ルールが０．５μ未満に減少する際に悪化する問
題に対する単純で安価な解決を提供する。
【００５７】さらに、上の技法は、多くの応用分野を有
し、そのプロセスが表面反応に頼るという点で有利であ
る。したがって、上の技法では、低融点共晶合金がバイ
ア内だけに選択的に形成され、これによって、ボイドと
シームがなくなる。本発明に従うプロセスは、望むなら
ばバッチまたは単一ウエハ反応炉（ＳＷＲ）付着として
も使用可能である。さらに、本発明は、どのＰＶＤ技法
でも（たとえば蒸着、標準スパッタリングなど）使用可
能な低コストの技法を提供する。
【００５８】さらに、ＷxＧｅyのハード・キャップに関
して、Ｗ3Ｇｅ5−２０〜３０μΩｃｍは、純Ｗの１／５
の研摩率を有する。さらに、大きなパッド／線と小さな
パッド／線は、大小のパッドの抵抗が変わらないので同
様に保護される。
【００５９】実験は、上記の構造を使用して行われ、下
記の結果が得られた。
【表２】 材料 保持温度 抵抗率 Ａｌ−Ｃｕ−Ｇｅ 付着時 ３．６μΩ ｃｍ ４００℃，１５分 ３．２μΩ ｃｍ ４００℃，３０分 ４．２μΩ ｃｍ ４００℃，４０分 ５．９μΩ ｃｍ ４００℃，６０分 ８．９μΩ ｃｍ
【００６０】本発明を用いると、シリコン・バックエン
ドでの、ＧｅＨ4およびＷＦ6と組み合わせた従来の技法
（本発明のこの態様を所望する場合）を用いて高アスペ
クト比の接点およびバイアを充たすためのＣＭＯＳなら
びにバイポーラ応用のためのメタライゼーションと、さ
らに、本発明の技法および構造を使用するＡｌ−Ｃｕ合
金のエレクトロマイグレーション性能を、従来の構造お
よび方法のそれに対して相対的に改善することができ
る。
【００６１】さらに、本発明の新規で独自の構造および
方法を用いると、高価で複雑な装置が不要になり、バイ
ア充填材料として低融点合金を使用することが可能にな
る。これらの合金は、Ａｌ−Ｃｕ線および相互接続を一
体のものとすることができ、エレクトロマイグレーショ
ンと限られた寿命を防ぐことができる。さらに、本発明
は、たとえば６４ＭＢないし２５６ＭＢダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）構造の製造時
など、リソグラフィ・グラウンド・ルールが０．５μ未
満の時に特に有用である。さらに、Ａｌ−Ｃｕ線および
Ｗは、配線層間のバイア相互接続に使用することができ
る。
【００６２】高アスペクト比のバイア／線が表面拡散に
よって充たされる本発明のもう１つの実施例では、低圧
スパッタリング・プロセスが、４５０℃未満の温度で使
用される。本発明によって、ターゲットからの余弦分布
が優勢ではあるが、低圧（たとえば、１ｍＴｏｒｒ未
満、好ましい範囲は０．２ｍＴｏｒｒから０．８ｍＴｏ
ｒｒである）での方向性が改善される。付着が、室温の
低圧で実行される場合（下の表３参照）、４に近いアス
ペクト比を、ボイドなしで充填できる（表３参照）。ア
スペクト比は、通常、トレンチの幅またはバイア直径に
対するその高さの相対的な比率を指す。２を超えるアス
ペクト比のトレンチおよびバイアは、通常は高いアスペ
クト比を有するとみなされる。室温で圧力を高めること
によって、下の表４に示されるように、充填は悪影響を
受ける。したがって、４５０℃未満の適度な温度で高ア
スペクト比（たとえば４より高い）を充たすことが必要
である。表５の結果から、適度に低い圧力と低い温度
で、高アスペクト比（４以上）を充たすことができるこ
とが示される。
【００６３】この挙動について可能な説明の１つは、低
圧で放出されるスパッタリングされる原子の運動エネル
ギの増加に起因するというものであろう。このような高
エネルギを有する原子は、高圧（０．８ｍＴｏｒｒから
１ｍＴｏｒｒ）で生成されたスパッタリングされる原子
と比較して、低い付着係数（０．１から０．３）を有す
る。これらの原子は、高エネルギ（１ｅＶ超）を有する
ので、垂直の壁に付着せず、安定構成に達するまで、跳
ね返るか拡散する。さらに、低圧での大きな平均自由行
程が、他の原子との最小の衝突を支援し、したがって、
運動エネルギが保存される可能性がある。さらに、適度
な温度（たとえば４５０℃未満）が、スパッタリングさ
れた原子の表面拡散特性を高め、ボイドのない充填をも
たらす可能性がある。
【００６４】したがって、０．２から０．８ｍＴｏｒｒ
などの低圧では、表３、表４および表５に示されるよう
に、高アスペクト比（４以上のアスペクト比）のバイア
を低抵抗率金属によって完全に充たすことができる。
【表３】 低圧室温での充填 ステップ・カバレージ 圧力 アスペクト比 Ａｌ Ａｌ−Ｃｕ（２％） ０．２ｍＴ １．５ １００ １００ ２．０ １００ １００ ３．０ １００ ９８ ３．５ １００ ９７ ４．０ ９８ ９５
【００６５】
【表４】 高圧室温での劣悪な充填 アスペクト比 圧力 Ａｌ Ａｌ−Ｃｕ（２％） ４ ０．４ｍＴ ９６ ９７ ０．８ｍＴ ５５ ５２ ２．０ｍＴ ３２ ３０
【００６６】
【表５】 低圧高温1での良好な充填 アスペクト比 圧力 Ａｌ Ａｌ−Ｃｕ（２％） ４ ０．４ｍＴ １００ １００ ０．８ｍＴ １００ １００ ２．０ｍＴ ８０ ７０1 ４００℃から４５０℃の間の温度を使用した。
【００６７】多重レベル構造の形成 例１ ＲＩＥと象眼・プロセスの組合せ ２レベル構造は、まずスタックとしてスパッタリングさ
れた層（０．８μ）を付着し、その後パターン作成して
線を形成することによって形成される。当技術分野で既
知の誘電体層を、付着／エッチング／付着エッチング・
プロセス・フローによってその上に付着する。その後、
化学機械研摩によって誘電体を平坦化する。
【００６８】平坦化は、希硝酸第二鉄内のアルミナなど
のスラリを用いる化学機械研摩によるか、ＳＦ6または
Ｃｌ2ベースの化学作用の存在の下でのＲＩＥによっ
て、１ステップまたは２ステップ以内で達成できる。化
学機械研摩を使用する場合、スラリを選択して、金属層
の硬度に応じてスタック上の異なる金属層を除去するこ
とができる。
【００６９】その後、この２つの発明的プロセス（たと
えば、Ａｌ−Ｃｕを伴うＧｅＨ4反応または低圧高温で
のスパッタリングを使用する他のプロセスもしくはその
両方）を使用して、バイアを開け、Ａｌ−Ｃｕスタッド
（たとえば、０から４％の間のＣｕを有する）で充た
す。金属は、化学機械研摩（アルミナおよび硝酸第二鉄
スラリと低い研摩圧を使用する）と、ＲＩＥ技法を別々
に使用する（ＢＣｌ3＋Ｃｌ2＋ＣＨＣｌ3／Ｎ2を使用す
る）のいずれかを使用するエッチ・バック・プロセスに
よって、バイア内に残される。
【００７０】化学機械研摩を使用する場合、スラリを選
択して、スクラッチのない表面をもたらすことができ
る。やはり、これらのバイアの上にＴｉ／Ａｌ−Ｃｕ／
Ｔｉ／ＴｉＮ層を付着し、その後、リソグラフィによっ
てパターン作成し、ＲＩＥによって形成して、相互接続
を形成する。このような構造を、電気的に試験した。
【００７１】例２ 二重象眼プロセス（図９ないし図１
１） 図９ないし図１１に示されるもう１つの例では、第１レ
ベル金属線（Ｍ１）（Ｔｉ／Ａｌ−Ｃｕ（０．５％）／
Ｔｉ）が、パターン作成された酸化物内にトレンチを形
成した後に、柔らかいスラリ（たとえば、アルミナおよ
び硝酸第二鉄と比較して低いｐＨを有するコロイドシリ
カ）を使用して余分な金属を研摩することによって形成
された。その後、実質的に２μｍの厚さを有する酸化物
を、その上に付着した。第２レベル金属（Ｍ２）のパタ
ーンを作成し、その後、酸化物を１μｍまでエッチング
し、レジストを除去する。やはりリソグラフィを使用し
て、酸化物にバイアのパターンを作成し、ＲＩＥを用い
てこれを第１レベル金属（Ｍ１）まで開く。レジストを
除去した後に、金属（たとえばＡｌ−Ｃｕ（０．５
％））を、低圧４００℃でスパッタリング付着した。表
面拡散を使用して、高アスペクト比の構造をボイドなし
で充たした。
【００７２】上で述べた研摩プロセスを使用して、フィ
ールド酸化物からＡｌ−Ｃｕを除去し、よって、二重象
眼構造を作成した。
【００７３】したがって、本発明によれば、所定の硬度
を有する金属層（たとえばＡｌ−Ｃｕ、Ａｌ、Ａｌ−Ｃ
ｕ−Ｇｅなど）を含むスタックが製造される基板上に、
反応性イオン・エッチングと組み合わせて二重象眼構造
および象眼構造のうちの１つを作成する方法も提供され
る。この方法には、除去する材料の２〜３倍の硬度を有
するスラリ（たとえば、Ａｌ−Ｃｕの場合にはコロイド
シリカなど）を使用する化学機械研摩によって、所定の
硬度を有する金属層を除去するステップが含まれる。さ
らに、たとえばＷxＧｅyなどのハード・キャップを使用
する場合、スラリ内でより硬い懸濁粒子（たとえばアル
ミナなど）を使用することができる。
【００７４】電気的試験の結果として、図１２に示され
るように、本発明の３つの異なる実施例を使用して得ら
れた多重レベル構造のバイア連鎖の抵抗が得られた。分
布は、１連鎖あたり０．５ｋΩの平均抵抗を有する標準
分布である（５００バイア／連鎖、バイア寸法０．７μ
ｍ、３８連鎖を試験）。連鎖上の歩どまりは、１００％
である。バイア抵抗は、ＣＶＤによるＷスタッドに匹敵
する。
【００７５】１μｍの直径を有するＡｌ−Ｃｕスタッド
によって接続された、１．４μｍ幅、３００μｍ長のＡ
ｌ−２％Ｃｕ線を使用する２レベル構造のエレクトロマ
イグレーション・テストを、１．２２ＭＡ／ｃｍ2の電
流密度で２５０℃の温度で行った。抵抗の２０％シフト
を、故障の判断基準として使用した。エレクトロマイグ
レーション性能を、ＣＶＤのＷスタッドと比較した。
【００７６】ＧｅＨ4反応によって形成されたＡｌ−Ｃ
ｕのエレクトロマイグレーション標準対数プロットを図
１３に、４４０℃での低圧スパッタリングだけによるＡ
ｌ−Ｃｕのみのエレクトロマイグレーション標準対数プ
ロットを図１４に示す。Ｗバイア・サンプル（図示せ
ず）は、電気的開放（すなわち完全な故障）の前に、Ａ
ｌ−Ｃｕバイア・サンプルよりも高い抵抗値にシフトす
る。故障判断基準として抵抗の２０％変化を用いると、
Ａｌ−Ｃｕバイア・サンプルは、比較されたＷバイア・
サンプルより高いＭＴＴＦ ｔ50（Ａｌ−Ｃｕ−Ｇｅサ
ンプルでは１１６時間、低圧４４０℃スパッタリングさ
れたＡｌ−Ｃｕでは６１６１時間であるのに対して、Ｃ
ＶＤのＷでは８６時間）とより高いσを示す。したがっ
て、Ａｌ−Ｃｕバイアのエレクトロマイグレーション結
果から、ＣＶＤ Ｗバイア・サンプルに対するｔ50のか
なりの改善が示される。
【００７７】上で指摘したように、低抵抗率金属の充填
には、本発明人が表面拡散効果を研究した圧力と温度を
含む複数の要因が影響する。
【００７８】図１５に、アスペクト比４を有する穴／線
の室温での材料の原子量（または融点）に対するステッ
プ・カバレージの関係を示す。図１５から、原子量また
は融点が低い材料を用いると、４未満のアスペクト比の
場合に室温低圧でバイアを充たすことが簡単であること
が容易に示される。より高いアスペクト比を充たすため
には、他のスパッタリング・パラメータが重要な役割を
演じる。そのような材料充填を達成するための、ステッ
プ・カバレージと材料充填のスパッタリング・パラメー
タの間の関係が、本発明人によって発見された。その関
係は、式２に示される通りである。
【化３】 ＳＣ＝Ｋ・Ｍp -a・Ｍw -a・Ｐ-b・ＡR -C・θ-d・Ｔe （２）
【００７９】式２において、ＳＣは、充填する材料のス
テップ・カバレージ、Ｍpは、材料の融点、Ｍwは、材料
の原子量、ＡRは、トレンチまたは穴のアスペクト比、
Ｐは、動作圧力（ｍＴｏｒｒ）、Ｔは、基板温度
（℃）、θは、無次元量すなわちｔａｎ（θ）＝Ｄ１−
Ｄ２／２Ｈ、Ｋは、材料依存の定数である。定数および
係数は次の通り。 ａ ＝０．２ ｂ ＝０．２５（高重量）〜０．５１（低重量） ｃ ＝０．２１〜０．２７ ≦０．０３（低重量）（たとえばＡｌ、Ａｌ−Ｃｕ） ｄ ≦０．１ ｅ ＝０．６〜０．７ Ｋ ＝３〜５（≒４．０〜４．５） Ｄ１＝ターゲットの直径 Ｄ２＝基板の直径 Ｈ ＝ターゲットと基板の間の距離
【００８０】したがって、図１５からわかるように、４
のアスペクト比を有する穴／線の室温での材料の原子量
または融点に対するステップ・カバレージの関係が示さ
れ、原子量または融点が低い材料を用いると、４未満の
アスペクト比の室温低圧でのバイアの充填をより簡単に
実行できることが明らかに示される。さらに、上の式
は、ステップ・カバレージと材料充填のためのスパッタ
リング・パラメータの間の関係を十分に示しており、原
子量に依存する充填が、明瞭に示されている。
【００８１】
【発明の効果】したがって、上で述べたように、本発明
は、集積回路内の配線を相互接続するための新規で独自
のメタライゼーションを提供する。このメタライゼーシ
ョンには、側壁を有する誘電体構造内の線およびバイア
のうちの少なくとも１つを形成するための金属合金が含
まれる。この金属合金には、アルミニウム、金および銀
からなるグループから選択された第１元素と、ゲルマニ
ウムの第２元素が含まれる。金属合金は、０から４０ま
での原子百分率の範囲内のゲルマニウムの第１領域と、
６０から１００までの原子百分率の範囲内のゲルマニウ
ムの第２領域を有する。金属合金は、Ａｌ−Ｇｅおよび
Ｃｕ3Ｇｅの第３領域を含むことが好ましい。金属合金
の第２領域には、三元金属合金が含まれることが好まし
く、メタライゼーションには、金属合金上のＷxＧｅyの
層が含まれることが好ましい。
【００８２】さらに、上面を有する基板上に金属合金を
形成するための発明的方法に、基板の上面を３００℃か
ら４５０℃までの範囲内の温度まで加熱するステップ
と、基板の上面の上にゲルマニウムを含む気体を流すス
テップとが含まれ、上面は、露出されたアルミニウムま
たはＣｕ合金を含む領域を有し、これによって、気体内
のゲルマニウムが、アルミニウム合金の表面張力に起因
する隣接開口への流入のために、Ａｌ−Ｃｕと反応して
アルミニウム合金を形成する。気体を流すステップに
は、ＧｅＨ4を選択するステップが含まれることが好ま
しい。この方法には、ハード・キャップを形成するため
に、ゲルマニウムを含む気体を流すステップの後にＷを
含む気体を流すステップが含まれることが好ましい。
【００８３】さらに、本発明によれば、高アスペクト比
のバイア／線（３以上のアスペクト比）の充填を、低圧
高温（すなわち４５０℃未満）を使用することによっ
て、下にある金属を劣化させずに有利に達成できる。
【００８４】さらに、本発明によれば、ステップ・カバ
レージのパラメータに対する他のスパッタリング・プロ
セス・パラメータの発明的関係を使用することによっ
て、材料充填を達成できる。
【００８５】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００８６】（１）側壁を有する誘電体構造内の線およ
びバイアのうちの少なくとも１つを形成するための金属
合金を含み、前記金属合金が、アルミニウム、金および
銀からなるグループから選択された第１元素と、ゲルマ
ニウムの第２元素とを含み、前記金属合金が、０から４
０までの原子百分率の範囲内のゲルマニウムの第１領域
と、６０から１００までの原子百分率の範囲内のゲルマ
ニウムの第２領域とを有することを特徴とする、デバイ
スの配線を相互接続するメタライゼーション。 （２）前記金属合金が、Ａｌ−ＧｅおよびＣｕ3Ｇｅの
第３領域を含むことを特徴とする、上記（１）に記載の
メタライゼーション。 （３）前記第２領域が、三元金属合金を含むことを特徴
とする、上記（１）または（２）に記載のメタライゼー
ション。 （４）前記メタライゼーションが、前記金属合金上のＷ
xＧｅy層を含むことを特徴とする、上記（１）ないし
（３）のいずれか１つに記載のメタライゼーション。 （５）基板の上面を３００℃から４５０℃の間の範囲の
温度まで加熱するステップと、前記基板の前記上面の上
にゲルマニウムを含む気体を流すステップとを含み、前
記上面が、露出されたアルミニウムを含む領域を有し、
これによって、前記気体内のゲルマニウムが、前記アル
ミニウムと反応して、アルミニウム合金を形成し、該ア
ルミニウム合金がその表面張力によって隣接する開口へ
流入することを特徴とする、前記上面を有する前記基板
上に金属合金を形成する方法。 （６）前記気体は、ＧｅＨ4およびＧｅ2Ｈ6からなるグ
ループから選択された気体を含むことを特徴とする、上
記（５）に記載の方法。 （７）前記ゲルマニウムを含む気体を流すステップの後
に、Ｗを含む気体を流すステップをさらに含み、これに
よって、前記アルミニウム合金上にＷxＧｅyの研摩ステ
ップのためのハード・キャップ層を形成することを特徴
とする、上記（５）に記載の方法。 （８）反応性イオン・エッチングによって前記ハード・
キャップ層を除去するステップをさらに含む、上記
（７）に記載の方法。 （９）前記ゲルマニウム気体を流すステップが、１ｍＴ
ｏｒｒから７６０Ｔｏｒｒまでの圧力で前記ゲルマニウ
ム気体を流すことを特徴とする、上記（５）に記載の方
法。 （１０）前記ゲルマニウム気体を流すステップが、１Ｔ
ｏｒｒ未満の圧力で前記ゲルマニウム気体を流すステッ
プを含むことを特徴とする、上記（９）に記載の方法。 （１１）基板の上面を、１Ｔｏｒｒ未満の圧力で３００
℃から４５０℃の間の範囲の温度まで加熱するステップ
と、低抵抗率金属を用いて高アスペクト比のバイアおよ
び線のうちの少なくとも１つを充たすステップとを含
む、前記上面を有する前記基板上の前記高アスペクト比
のバイアおよび線のうちの少なくとも１つを充たす方
法。 （１２）前記加熱ステップは、前記基板を３５０℃と４
００℃との間の温度で加熱することを特徴とする、上記
（１１）に記載の方法。 （１３）前記低抵抗率金属は、Ａｌ、Ａｌ−Ｃｕおよび
Ｃｕのうちの１つを含み、前記方法が、前記上面の上に
ゲルマニウムの気体を流し、その後、前記基板の前記上
面の上にタングステンを含む気体を流して、これによっ
てＷxＧｅyのハード・キャップを作るステップをさらに
含むことを特徴とする、上記（１１）に記載の方法。 （１４）前記加熱ステップは、０．２ｍＴｏｒｒから
０．８ｍＴｏｒｒの間の圧力下で前記上面を加熱するこ
とを特徴とする、上記（１１）または（１２）に記載の
方法。 （１５）上面を有する基板上の高アスペクト比のバイア
および線のうちの少なくとも１つをボイドが形成されな
いように充たす方法であって、室温で１Ｔｏｒｒ未満の
圧力下で表面拡散によって高アスペクト比のバイアおよ
び線のうちの１つを充たすステップを含み、充たされる
材料のステップ・カバレージと前記充たされる材料の原
子量とが、所定の関係を満足することを特徴とし、前記
上面が、露出されたアルミニウム、アルミニウム−銅お
よび銅の合金のうちの少なくとも１つを含む領域を有
し、これによって、前記アルミニウム、アルミニウム−
銅および銅の合金のうちの少なくとも１つが、ゲルマニ
ウムと反応してゲルマニウム合金を形成し、該ゲルマニ
ウム合金が隣接する開口に流入することを特徴とする方
法。 （１６）前記所定の関係は
【化４】 ＳＣ＝Ｋ・Ｍp -a・Ｍw -a・Ｐ-b・ＡR -C・θ-d・Ｔe で表され、ここでＳＣは、充填する材料のステップ・カ
バレージ、Ｍpは、材料の融点、Ｍwは、材料の原子量、
ＡRは、トレンチまたは穴のアスペクト比、Ｐは、動作
圧力（ｍＴｏｒｒ）、Ｔは、基板温度（℃）、θは、無
次元量＝ｔａｎ（θ）＝Ｄ１−Ｄ２／２Ｈ、Ｋは、材料
依存の定数であり、 ａ ＝０．２ ｂ ＝０．２５（高重量）〜０．５１（低重量） ｃ ＝０．２１〜０．２７ ≦０．０３（低重量）（たとえばＡｌ、Ａｌ−Ｃｕ） ｄ ≦０．１ ｅ ＝０．６〜０．７ Ｋ ＝３〜５（≒４．０〜４．５） Ｄ１＝ターゲットの直径 Ｄ２＝基板の直径 Ｈ ＝ターゲットと基板の間の距離である 上記（１５）に記載の方法。 （１７）前記基板の前記上面の上に前記ゲルマニウムを
含む気体を流すステップをさらに含む、上記（１５）に
記載の方法。 （１８）所定の硬さを有する金属層を含むスタックが製
造される基板上に、反応性イオン・エッチングと組み合
わせて、二重象眼構造および象眼構造のうちの１つを作
成する方法において、前記金属層の少なくとも２倍の硬
さを有するスラリを使用する化学機械研摩によって、前
記所定の硬さを有する前記金属層を除去するステップを
含む方法。 （１９）前記金属層が、ＷxＧｅyを含むハード・キャッ
プを有し、前記除去ステップが、アルミナを含むスラリ
を使用する機械化学研摩を含むことを特徴とする、上記
（１８）に記載の方法。
【図面の簡単な説明】
【図１】本発明の第１の態様による半導体基板の製造課
程を示す断面図である。
【図２】本発明の第１の態様による半導体基板の製造課
程においてＧｅＨ4気流にさらす課程を示す断面図であ
る。
【図３】本発明の第２の態様による半導体基板の製造課
程を示す断面図である。
【図４】本発明の第２の態様による半導体基板の製造課
程においてＧｅＨ4気流にさらす課程を示す断面図であ
る。
【図５】スパッタリング・プロセス中に出会うボイドが
ＧｅＨ4の反応によって閉ざされる、本発明による半導
体基板の断面図である。
【図６】スパッタリング・プロセス中に出会うボイドが
ＧｅＨ4の反応によって閉ざされる、本発明による半導
体基板の断面図である。
【図７】層（たとえばＷ−Ｇｅ）が、硬い研摩止めとし
て上に付着される、本発明による半導体基板の断面図で
ある。
【図８】形成された線またはバイアが、相互接続線を形
成するためにエッチングまたは研摩される、本発明によ
る半導体基板の断面図である。
【図９】二重象眼構造のプロセスにおいてバイア／線の
形成を示す断面図である。
【図１０】二重象眼構造のプロセスにおいて低抵抗率金
属の付着を示す図である。
【図１１】二重象眼構造を示す図である。
【図１２】バイア抵抗の関数としてバイア歩どまりを示
す図である。
【図１３】例１によるＡｌ−Ｃｕスタッド／線のエレク
トロマイグレーション性能を示す図である。
【図１４】例２によるＡｌ−Ｃｕスタッド／線のエレク
トロマイグレーション性能を示す図である。
【図１５】４のアスペクト比を有する穴／線の、室温で
の材料の原子量（または融点）に対するステップ・カバ
レージの関係を示すグラフである。
【符号の説明】
１０ 誘電体 １１ 開口 １２ 低抵抗率金属材料 １３ 超硬合金層 １４ メタライゼーション １５ 低融点共晶合金 ２０ ボイド ３０ Ｗ−Ｇｅ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マヌ・ジャムナダース・テジワーニ アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ イーサン・コート 1327 (72)発明者 クリス・ヴェンカトラーマン・シュリーク リュシュナン アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ シャーウッ ド・ハイツ 33

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】側壁を有する誘電体構造内の線およびバイ
    アのうちの少なくとも１つを形成するための金属合金を
    含み、 前記金属合金が、アルミニウム、金および銀からなるグ
    ループから選択された第１元素と、ゲルマニウムの第２
    元素とを含み、 前記金属合金が、０から４０までの原子百分率の範囲内
    のゲルマニウムの第１領域と、６０から１００までの原
    子百分率の範囲内のゲルマニウムの第２領域とを有する
    ことを特徴とする、デバイスの配線を相互接続するメタ
    ライゼーション。
  2. 【請求項２】前記金属合金が、Ａｌ−ＧｅおよびＣｕ3
    Ｇｅの第３領域を含むことを特徴とする、請求項１に記
    載のメタライゼーション。
  3. 【請求項３】前記第２領域が、三元金属合金を含むこと
    を特徴とする、請求項１または２に記載のメタライゼー
    ション。
  4. 【請求項４】前記メタライゼーションが、前記金属合金
    上のＷxＧｅy層を含むことを特徴とする、請求項１ない
    し３のいずれか１つに記載のメタライゼーション。
  5. 【請求項５】基板の上面を３００℃から４５０℃の間の
    範囲の温度まで加熱するステップと、 前記基板の前記上面の上にゲルマニウムを含む気体を流
    すステップとを含み、 前記上面が、露出されたアルミニウムを含む領域を有
    し、これによって、前記気体内のゲルマニウムが、前記
    アルミニウムと反応して、アルミニウム合金を形成し、
    該アルミニウム合金がその表面張力によって隣接する開
    口へ流入することを特徴とする、前記上面を有する前記
    基板上に金属合金を形成する方法。
  6. 【請求項６】前記気体は、ＧｅＨ4およびＧｅ2Ｈ6から
    なるグループから選択された気体を含むことを特徴とす
    る、請求項５に記載の方法。
  7. 【請求項７】前記ゲルマニウムを含む気体を流すステッ
    プの後に、Ｗを含む気体を流すステップをさらに含み、
    これによって、前記アルミニウム合金上にＷxＧｅyの研
    摩ステップのためのハード・キャップ層を形成すること
    を特徴とする、請求項５に記載の方法。
  8. 【請求項８】反応性イオン・エッチングによって前記ハ
    ード・キャップ層を除去するステップをさらに含む、請
    求項７に記載の方法。
  9. 【請求項９】前記ゲルマニウム気体を流すステップが、
    １ｍＴｏｒｒから７６０Ｔｏｒｒまでの圧力で前記ゲル
    マニウム気体を流すことを特徴とする、請求項５に記載
    の方法。
  10. 【請求項１０】前記ゲルマニウム気体を流すステップ
    が、１Ｔｏｒｒ未満の圧力で前記ゲルマニウム気体を流
    すステップを含むことを特徴とする、請求項９に記載の
    方法。
  11. 【請求項１１】基板の上面を、１Ｔｏｒｒ未満の圧力で
    ３００℃から４５０℃の間の範囲の温度まで加熱するス
    テップと、 低抵抗率金属を用いて高アスペクト比のバイアおよび線
    のうちの少なくとも１つを充たすステップとを含む、前
    記上面を有する前記基板上の前記高アスペクト比のバイ
    アおよび線のうちの少なくとも１つを充たす方法。
  12. 【請求項１２】前記加熱ステップは、前記基板を３５０
    ℃と４００℃との間の温度で加熱することを特徴とす
    る、請求項１１に記載の方法。
  13. 【請求項１３】前記低抵抗率金属は、Ａｌ、Ａｌ−Ｃｕ
    およびＣｕのうちの１つを含み、 前記方法が、前記上面の上にゲルマニウムの気体を流
    し、その後、前記基板の前記上面の上にタングステンを
    含む気体を流して、これによってＷxＧｅyのハード・キ
    ャップを作るステップをさらに含むことを特徴とする、
    請求項１１に記載の方法。
  14. 【請求項１４】前記加熱ステップは、０．２ｍＴｏｒｒ
    から０．８ｍＴｏｒｒの間の圧力下で前記上面を加熱す
    ることを特徴とする、請求項１１または１２に記載の方
    法。
  15. 【請求項１５】上面を有する基板上の高アスペクト比の
    バイアおよび線のうちの少なくとも１つをボイドが形成
    されないように充たす方法であって、 室温で１Ｔｏｒｒ未満の圧力下で表面拡散によって高ア
    スペクト比のバイアおよび線のうちの１つを充たすステ
    ップを含み、充たされる材料のステップ・カバレージと
    前記充たされる材料の原子量とが、所定の関係を満足す
    ることを特徴とし、 前記上面が、露出されたアルミニウム、アルミニウム−
    銅および銅の合金のうちの少なくとも１つを含む領域を
    有し、これによって、前記アルミニウム、アルミニウム
    −銅および銅の合金のうちの少なくとも１つが、ゲルマ
    ニウムと反応してゲルマニウム合金を形成し、該ゲルマ
    ニウム合金が隣接する開口に流入することを特徴とする
    方法。
  16. 【請求項１６】前記所定の関係は 【化１】 ＳＣ＝Ｋ・Ｍp -a・Ｍw -a・Ｐ-b・ＡR -C・θ-d・Ｔe で表され、ここでＳＣは、充填する材料のステップ・カ
    バレージ、 Ｍpは、材料の融点、 Ｍwは、材料の原子量、 ＡRは、トレンチまたは穴のアスペクト比、 Ｐは、動作圧力（ｍＴｏｒｒ）、 Ｔは、基板温度（℃）、 θは、無次元量＝ｔａｎ（θ）＝Ｄ１−Ｄ２／２Ｈ、 Ｋは、材料依存の定数であり、 ａ ＝０．２ ｂ ＝０．２５（高重量）〜０．５１（低重量） ｃ ＝０．２１〜０．２７ ≦０．０３（低重量）（たとえばＡｌ、Ａｌ−Ｃｕ） ｄ ≦０．１ ｅ ＝０．６〜０．７ Ｋ ＝３〜５（≒４．０〜４．５） Ｄ１＝ターゲットの直径 Ｄ２＝基板の直径 Ｈ ＝ターゲットと基板の間の距離である 請求項１５に記載の方法。
  17. 【請求項１７】前記基板の前記上面の上に前記ゲルマニ
    ウムを含む気体を流すステップをさらに含む、請求項１
    ５に記載の方法。
  18. 【請求項１８】所定の硬さを有する金属層を含むスタッ
    クが製造される基板上に、反応性イオン・エッチングと
    組み合わせて、二重象眼構造および象眼構造のうちの１
    つを作成する方法において、 前記金属層の少なくとも２倍の硬さを有するスラリを使
    用する化学機械研摩によって、前記所定の硬さを有する
    前記金属層を除去するステップを含む方法。
  19. 【請求項１９】前記金属層が、ＷxＧｅyを含むハード・
    キャップを有し、前記除去ステップが、アルミナを含む
    スラリを使用する機械化学研摩を含むことを特徴とす
    る、請求項１８に記載の方法。
JP07196745A 1994-08-05 1995-08-01 表面拡散による高アスペクト比低抵抗率線／バイア構造およびその製造方法 Expired - Fee Related JP3083735B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US28660594A 1994-08-05 1994-08-05
US286605 1994-08-05

Publications (2)

Publication Number Publication Date
JPH0864599A true JPH0864599A (ja) 1996-03-08
JP3083735B2 JP3083735B2 (ja) 2000-09-04

Family

ID=23099349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07196745A Expired - Fee Related JP3083735B2 (ja) 1994-08-05 1995-08-01 表面拡散による高アスペクト比低抵抗率線／バイア構造およびその製造方法

Country Status (6)

Country Link
US (4) US5856026A (ja)
EP (2) EP0915501B1 (ja)
JP (1) JP3083735B2 (ja)
KR (1) KR0177537B1 (ja)
DE (2) DE69513459T2 (ja)
TW (1) TW344101B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318132A (ja) * 2006-05-24 2007-12-06 Internatl Business Mach Corp <Ibm> シリサイド・コンタクトとその上のメタライゼーションとの間の接触抵抗を低減する方法及び構造体

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE188863T1 (de) * 1994-02-25 2000-02-15 Fischell Robert Stent
DE69513459T2 (de) * 1994-08-05 2000-10-26 Ibm Verfahren zur Herstellung einer Al-Ge Legierung mit einer WGe Polierstoppschicht
US5789317A (en) * 1996-04-12 1998-08-04 Micron Technology, Inc. Low temperature reflow method for filling high aspect ratio contacts
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US6309971B1 (en) 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
US5916453A (en) * 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing
JP3583562B2 (ja) 1996-10-18 2004-11-04 株式会社東芝 半導体装置
KR100221656B1 (ko) * 1996-10-23 1999-09-15 구본준 배선 형성 방법
US6171957B1 (en) * 1997-07-16 2001-01-09 Mitsubishi Denki Kabushiki Kaisha Manufacturing method of semiconductor device having high pressure reflow process
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6140228A (en) 1997-11-13 2000-10-31 Cypress Semiconductor Corporation Low temperature metallization process
US6211073B1 (en) 1998-02-27 2001-04-03 Micron Technology, Inc. Methods for making copper and other metal interconnections in integrated circuits
US6015749A (en) * 1998-05-04 2000-01-18 Taiwan Semiconductor Manufacturing Company Method to improve adhesion between copper and titanium nitride, for copper interconnect structures, via the use of an ion implantation procedure
US6362097B1 (en) * 1998-07-14 2002-03-26 Applied Komatsu Technlology, Inc. Collimated sputtering of semiconductor and other films
KR100265772B1 (ko) * 1998-07-22 2000-10-02 윤종용 반도체 장치의 배선구조 및 그 제조방법
US6287977B1 (en) * 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
US6284656B1 (en) 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits
US6288442B1 (en) 1998-09-10 2001-09-11 Micron Technology, Inc. Integrated circuit with oxidation-resistant polymeric layer
US6004188A (en) * 1998-09-10 1999-12-21 Chartered Semiconductor Manufacturing Ltd. Method for forming copper damascene structures by using a dual CMP barrier layer
US6051496A (en) * 1998-09-17 2000-04-18 Taiwan Semiconductor Manufacturing Company Use of stop layer for chemical mechanical polishing of CU damascene
US6180480B1 (en) * 1998-09-28 2001-01-30 International Business Machines Corporation Germanium or silicon-germanium deep trench fill by melt-flow process
US6069082A (en) * 1998-10-13 2000-05-30 Chartered Semiconductor Manufacturing Ltd. Method to prevent dishing in damascene CMP process
US6274253B1 (en) * 1998-11-13 2001-08-14 Micron Technology, Inc. Processing methods for providing metal-comprising materials within high aspect ratio openings
US6143657A (en) * 1999-01-04 2000-11-07 Taiwan Semiconductor Manufacturing Company Method of increasing the stability of a copper to copper interconnection process and structure manufactured thereby
US6130162A (en) * 1999-01-04 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of preparing passivated copper line and device manufactured thereby
US6174799B1 (en) * 1999-01-05 2001-01-16 Advanced Micro Devices, Inc. Graded compound seed layers for semiconductors
US6114246A (en) * 1999-01-07 2000-09-05 Vlsi Technology, Inc. Method of using a polish stop film to control dishing during copper chemical mechanical polishing
US20020127845A1 (en) * 1999-03-01 2002-09-12 Paul A. Farrar Conductive structures in integrated circuits
US6281127B1 (en) 1999-04-15 2001-08-28 Taiwan Semiconductor Manufacturing Company Self-passivation procedure for a copper damascene structure
US6194307B1 (en) 1999-04-26 2001-02-27 Taiwan Semiconductor Manufacturing Company Elimination of copper line damages for damascene process
US6071808A (en) * 1999-06-23 2000-06-06 Lucent Technologies Inc. Method of passivating copper interconnects in a semiconductor
US6046108A (en) 1999-06-25 2000-04-04 Taiwan Semiconductor Manufacturing Company Method for selective growth of Cu3 Ge or Cu5 Si for passivation of damascene copper structures and device manufactured thereby
US6387810B2 (en) * 1999-06-28 2002-05-14 International Business Machines Corporation Method for homogenizing device parameters through photoresist planarization
US6248665B1 (en) 1999-07-06 2001-06-19 Taiwan Semiconductor Manufacturing Company Delamination improvement between Cu and dielectrics for damascene process
US6391780B1 (en) 1999-08-23 2002-05-21 Taiwan Semiconductor Manufacturing Company Method to prevent copper CMP dishing
US6248002B1 (en) 1999-10-20 2001-06-19 Taiwan Semiconductor Manufacturing Company Obtaining the better defect performance of the fuse CMP process by adding slurry polish on more soft pad after slurry polish
US6114243A (en) * 1999-11-15 2000-09-05 Chartered Semiconductor Manufacturing Ltd Method to avoid copper contamination on the sidewall of a via or a dual damascene structure
US6344419B1 (en) 1999-12-03 2002-02-05 Applied Materials, Inc. Pulsed-mode RF bias for sidewall coverage improvement
US6627541B1 (en) * 1999-12-15 2003-09-30 Texas Instruments Incorporated Reflow method for construction of conductive vias
US6361880B1 (en) 1999-12-22 2002-03-26 International Business Machines Corporation CVD/PVD/CVD/PVD fill process
US6455427B1 (en) 1999-12-30 2002-09-24 Cypress Semiconductor Corp. Method for forming void-free metallization in an integrated circuit
US6969448B1 (en) 1999-12-30 2005-11-29 Cypress Semiconductor Corp. Method for forming a metallization structure in an integrated circuit
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7211512B1 (en) * 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6376370B1 (en) 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US6339029B1 (en) 2000-01-19 2002-01-15 Taiwan Semiconductor Manufacturing Company Method to form copper interconnects
US6329290B1 (en) * 2000-02-24 2001-12-11 Conexant Systems, Inc. Method for fabrication and structure for high aspect ratio vias
US6674167B1 (en) * 2000-05-31 2004-01-06 Micron Technology, Inc. Multilevel copper interconnect with double passivation
US6423629B1 (en) * 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
US6335261B1 (en) 2000-05-31 2002-01-01 International Business Machines Corporation Directional CVD process with optimized etchback
US6554979B2 (en) 2000-06-05 2003-04-29 Applied Materials, Inc. Method and apparatus for bias deposition in a modulating electric field
DE10032792A1 (de) * 2000-06-28 2002-01-17 Infineon Technologies Ag Verfahren zur Herstellung einer Verdrahtung für Kontaktlöcher
US6429118B1 (en) 2000-09-18 2002-08-06 Taiwan Semiconductor Manufacturing Company Elimination of electrochemical deposition copper line damage for damascene processing
US6383935B1 (en) 2000-10-16 2002-05-07 Taiwan Semiconductor Manufacturing Company Method of reducing dishing and erosion using a sacrificial layer
US6433402B1 (en) * 2000-11-16 2002-08-13 Advanced Micro Devices, Inc. Selective copper alloy deposition
US7067440B1 (en) 2001-08-24 2006-06-27 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US6746591B2 (en) 2001-10-16 2004-06-08 Applied Materials Inc. ECP gap fill by modulating the voltate on the seed layer to increase copper concentration inside feature
US6794290B1 (en) 2001-12-03 2004-09-21 Novellus Systems, Inc. Method of chemical modification of structure topography
US7138719B2 (en) * 2002-08-29 2006-11-21 Micron Technology, Inc. Trench interconnect structure and formation method
US7122485B1 (en) 2002-12-09 2006-10-17 Novellus Systems, Inc. Deposition profile modification through process chemistry
US7220665B2 (en) * 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
US7078312B1 (en) 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US7163896B1 (en) 2003-12-10 2007-01-16 Novellus Systems, Inc. Biased H2 etch process in deposition-etch-deposition gap fill
US7476621B1 (en) 2003-12-10 2009-01-13 Novellus Systems, Inc. Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill
US7344996B1 (en) 2005-06-22 2008-03-18 Novellus Systems, Inc. Helium-based etch process in deposition-etch-deposition gap fill
US7199045B2 (en) * 2004-05-26 2007-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-filled openings for submicron devices and methods of manufacture thereof
US7217658B1 (en) 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
US7176039B1 (en) 2004-09-21 2007-02-13 Novellus Systems, Inc. Dynamic modification of gap fill process characteristics
US7381451B1 (en) 2004-11-17 2008-06-03 Novellus Systems, Inc. Strain engineering—HDP thin film with tensile stress for FEOL and other applications
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
US20070052107A1 (en) * 2005-09-05 2007-03-08 Cheng-Ming Weng Multi-layered structure and fabricating method thereof and dual damascene structure, interconnect structure and capacitor
US7563714B2 (en) * 2006-01-13 2009-07-21 International Business Machines Corporation Low resistance and inductance backside through vias and methods of fabricating same
US7482245B1 (en) 2006-06-20 2009-01-27 Novellus Systems, Inc. Stress profile modulation in STI gap fill
US7648921B2 (en) * 2006-09-22 2010-01-19 Macronix International Co., Ltd. Method of forming dielectric layer
US7666781B2 (en) * 2006-11-22 2010-02-23 International Business Machines Corporation Interconnect structures with improved electromigration resistance and methods for forming such interconnect structures
US7629212B2 (en) * 2007-03-19 2009-12-08 Texas Instruments Incorporated Doped WGe to form dual metal gates
US7651939B2 (en) 2007-05-01 2010-01-26 Freescale Semiconductor, Inc Method of blocking a void during contact formation
US7994034B2 (en) * 2008-03-10 2011-08-09 Ovonyx, Inc. Temperature and pressure control methods to fill features with programmable resistance and switching devices
KR100905872B1 (ko) * 2007-08-24 2009-07-03 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
US8133797B2 (en) * 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
KR20120124634A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 반도체 장치의 제조 방법 및 이를 포함하는 반도체 패키지의 제조 방법
US8697562B2 (en) 2011-06-23 2014-04-15 Richard L. McCreery Metal contacts for molecular device junctions and surface-diffusion-mediated deposition
US8575000B2 (en) * 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
KR20140124386A (ko) * 2012-02-13 2014-10-24 어플라이드 머티어리얼스, 인코포레이티드 실리콘-트렌치 필 상에서의 선택적인 에피택셜 게르마늄 성장 및 인-시튜 도핑
WO2013171235A1 (en) 2012-05-14 2013-11-21 Imec Method for manufacturing germanide interconnect structures and corresponding interconnect structures
EP3155650A4 (en) 2014-06-16 2018-03-14 Intel Corporation Seam healing of metal interconnects
US9953940B2 (en) 2015-06-26 2018-04-24 International Business Machines Corporation Corrosion resistant aluminum bond pad structure
JP6896291B2 (ja) * 2016-06-17 2021-06-30 国立研究開発法人産業技術総合研究所 タングステンとゲルマニウムの化合物膜及び半導体装置
US11183443B2 (en) * 2019-06-13 2021-11-23 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL278654A (ja) * 1961-06-08
US3222630A (en) * 1961-06-26 1965-12-07 Texas Instruments Inc Aluminum-germanium contact
US3501829A (en) * 1966-07-18 1970-03-24 United Aircraft Corp Method of applying contacts to a microcircuit
US4022625A (en) * 1974-12-24 1977-05-10 Nl Industries, Inc. Polishing composition and method of polishing
US4188710A (en) * 1978-08-11 1980-02-19 The United States Of America As Represented By The Secretary Of The Navy Ohmic contacts for group III-V n-type semiconductors using epitaxial germanium films
US4207546A (en) * 1978-12-07 1980-06-10 United Technologies Corporation Phase and amplitude programmable internal mixing SAW signal processor
US4301188A (en) * 1979-10-01 1981-11-17 Bell Telephone Laboratories, Incorporated Process for producing contact to GaAs active region
US4321099A (en) * 1979-11-13 1982-03-23 Nasa Method of fabricating Schottky barrier solar cell
JPH01107558A (ja) * 1987-10-20 1989-04-25 Matsushita Electric Ind Co Ltd 金属薄膜配線の製造方法
US5121174A (en) * 1987-10-23 1992-06-09 Vitesse Semiconductor Corporation Gate-to-ohmic metal contact scheme for III-V devices
EP0325232B1 (en) * 1988-01-19 1996-09-11 Fujimi Incorporated Polishing composition
US4908182A (en) * 1988-04-11 1990-03-13 Polytechnic University Rapidly solidified high strength, ductile dispersion-hardened tungsten-rich alloys
JPH02257640A (ja) * 1989-03-30 1990-10-18 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH03122273A (ja) * 1989-10-06 1991-05-24 Hitachi Ltd マイクロ波を用いた成膜装置
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
JP2841976B2 (ja) * 1990-11-28 1998-12-24 日本電気株式会社 半導体装置およびその製造方法
US5143867A (en) * 1991-02-13 1992-09-01 International Business Machines Corporation Method for depositing interconnection metallurgy using low temperature alloy processes
JPH04334019A (ja) * 1991-05-09 1992-11-20 Hitachi Ltd 化合物半導体装置の製造方法
US5171412A (en) * 1991-08-23 1992-12-15 Applied Materials, Inc. Material deposition method for integrated circuit manufacturing
US5262354A (en) * 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JP2547935B2 (ja) * 1992-04-30 1996-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体集積回路の相互接続構造の形成方法
US5314840A (en) * 1992-12-18 1994-05-24 International Business Machines Corporation Method for forming an antifuse element with electrical or optical programming
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5300130A (en) * 1993-07-26 1994-04-05 Saint Gobain/Norton Industrial Ceramics Corp. Polishing material
US5332467A (en) * 1993-09-20 1994-07-26 Industrial Technology Research Institute Chemical/mechanical polishing for ULSI planarization
DE69513459T2 (de) * 1994-08-05 2000-10-26 Ibm Verfahren zur Herstellung einer Al-Ge Legierung mit einer WGe Polierstoppschicht
US5527423A (en) * 1994-10-06 1996-06-18 Cabot Corporation Chemical mechanical polishing slurry for metal layers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318132A (ja) * 2006-05-24 2007-12-06 Internatl Business Mach Corp <Ibm> シリサイド・コンタクトとその上のメタライゼーションとの間の接触抵抗を低減する方法及び構造体

Also Published As

Publication number Publication date
DE69529775D1 (de) 2003-04-03
EP0915501B1 (en) 2003-02-26
EP0915501A1 (en) 1999-05-12
EP0697730A3 (en) 1996-08-14
DE69513459D1 (de) 1999-12-30
KR0177537B1 (ko) 1999-04-15
US5897370A (en) 1999-04-27
DE69513459T2 (de) 2000-10-26
DE69529775T2 (de) 2003-10-16
EP0697730B1 (en) 1999-11-24
US5731245A (en) 1998-03-24
US5877084A (en) 1999-03-02
US5856026A (en) 1999-01-05
TW344101B (en) 1998-11-01
EP0697730A2 (en) 1996-02-21
KR960009109A (ko) 1996-03-22
JP3083735B2 (ja) 2000-09-04

Similar Documents

Publication Publication Date Title
JP3083735B2 (ja) 表面拡散による高アスペクト比低抵抗率線／バイア構造およびその製造方法
JP2516307B2 (ja) 耐熱金属でキャップした低抵抗率の導体構造およびその形成方法
US5262354A (en) Refractory metal capped low resistivity metal conductor lines and vias
US7718524B2 (en) Method of manufacturing semiconductor device
US7951712B2 (en) Interconnections having double capping layer and method for forming the same
US5472912A (en) Method of making an integrated circuit structure by using a non-conductive plug
US6576543B2 (en) Method for selectively depositing diffusion barriers

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees