JPH0837251A - 積層電子部品およびその製造方法 - Google Patents
積層電子部品およびその製造方法Info
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- JPH0837251A JPH0837251A JP6169647A JP16964794A JPH0837251A JP H0837251 A JPH0837251 A JP H0837251A JP 6169647 A JP6169647 A JP 6169647A JP 16964794 A JP16964794 A JP 16964794A JP H0837251 A JPH0837251 A JP H0837251A
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
Abstract
(57)【要約】
【目的】 基板の主面上の、別の電子部品を実装できる
面積が広く、外部電極の配置ピッチが細かい積層電子部
品、および、外部電極が簡便に形成でき、製造中の親基
板の状態で特性測定が行える積層電子部品の製造方法を
提供する。 【構成】 導体９を有するビアホール７と、導体９に接
続する内部回路（図示せず）と、を備えた絶縁性シート
６を複数枚積層してなる親積層体５に、スルーホール１
０を設けることにより、ビアホール７および、ビアホー
ル７に充填された導体９を分断し、スルーホール１０内
に導体９を露出させる。露出した導体９は、親基板５を
切断、分割して得られる個々の積層電子部品１の外部電
極となる。
面積が広く、外部電極の配置ピッチが細かい積層電子部
品、および、外部電極が簡便に形成でき、製造中の親基
板の状態で特性測定が行える積層電子部品の製造方法を
提供する。 【構成】 導体９を有するビアホール７と、導体９に接
続する内部回路（図示せず）と、を備えた絶縁性シート
６を複数枚積層してなる親積層体５に、スルーホール１
０を設けることにより、ビアホール７および、ビアホー
ル７に充填された導体９を分断し、スルーホール１０内
に導体９を露出させる。露出した導体９は、親基板５を
切断、分割して得られる個々の積層電子部品１の外部電
極となる。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器に内蔵される
積層電子部品、とくに移動体通信機用のモジュール、半
導体パッケージ、およびハイブリッドＩＣ等を構成する
積層電子部品に関する。
積層電子部品、とくに移動体通信機用のモジュール、半
導体パッケージ、およびハイブリッドＩＣ等を構成する
積層電子部品に関する。
【０００２】
【従来の技術】従来の積層電子部品の構成を図６、図７
を用いて説明する。図６において、４１は積層電子部品
であり、基板４２の各側面４２ａ、４２ｂに外部電極４
３を形成してなるものである。ここで、基板４２は、内
部回路（図示せず）を備える絶縁性シート（図示せず）
を含む複数枚の絶縁性シートを積層して親積層体（図示
せず）を形成し、この親積層体を個々の基板４２の寸法
に合わせて切断、分割した後、焼成してなるものであ
る。また、外部電極４３は、基板４２の側面に、厚み方
向に導体を塗布してなるものである。このように構成さ
れる積層電子部品４１においては、基板４２の各側面４
２ａ、４２ｂに導体を塗布する際、必然的に基板４２の
両主面４２ｃにも導体が付着し、その結果、外部電極４
３の両端部４３ａが基板４２の両主面４２ｃに形成され
ることとなる。
を用いて説明する。図６において、４１は積層電子部品
であり、基板４２の各側面４２ａ、４２ｂに外部電極４
３を形成してなるものである。ここで、基板４２は、内
部回路（図示せず）を備える絶縁性シート（図示せず）
を含む複数枚の絶縁性シートを積層して親積層体（図示
せず）を形成し、この親積層体を個々の基板４２の寸法
に合わせて切断、分割した後、焼成してなるものであ
る。また、外部電極４３は、基板４２の側面に、厚み方
向に導体を塗布してなるものである。このように構成さ
れる積層電子部品４１においては、基板４２の各側面４
２ａ、４２ｂに導体を塗布する際、必然的に基板４２の
両主面４２ｃにも導体が付着し、その結果、外部電極４
３の両端部４３ａが基板４２の両主面４２ｃに形成され
ることとなる。
【０００３】次に、図７において、５１は積層電子部品
であり、基板５２の各側面５２ａ、５２ｂに形成された
凹部５３に、外部電極５４を備えてなるものである。こ
こで、基板５２は、内部回路（図示せず）を備える絶縁
性シート（図示せず）を含む複数枚の絶縁性シートを積
層して親積層体５５を形成し、この親積層体５５に設け
たスルーホール５６の内周面に導体を塗布し、さらに、
個々の基板５２の寸法に合わせて親積層体５５を切断、
分割した後、焼成してなるものである。そして、親積層
体５５を切断する際、スルーホール５６を分断すること
により、凹部５３が形成されるとともに、この凹部５３
内に露出した導体が、外部電極５４となるものである。
このように構成される積層電子部品５１においては、ス
ルーホール５６の内周面に導体を塗布する際、必然的
に、スルーホール５６の開口部周辺にも導体が付着し、
その結果、外部電極５４の両端部５４ａが、基板５２の
両主面５２ｃ上の凹部５３の両端部５３ａ周辺に形成さ
れることとなる。
であり、基板５２の各側面５２ａ、５２ｂに形成された
凹部５３に、外部電極５４を備えてなるものである。こ
こで、基板５２は、内部回路（図示せず）を備える絶縁
性シート（図示せず）を含む複数枚の絶縁性シートを積
層して親積層体５５を形成し、この親積層体５５に設け
たスルーホール５６の内周面に導体を塗布し、さらに、
個々の基板５２の寸法に合わせて親積層体５５を切断、
分割した後、焼成してなるものである。そして、親積層
体５５を切断する際、スルーホール５６を分断すること
により、凹部５３が形成されるとともに、この凹部５３
内に露出した導体が、外部電極５４となるものである。
このように構成される積層電子部品５１においては、ス
ルーホール５６の内周面に導体を塗布する際、必然的
に、スルーホール５６の開口部周辺にも導体が付着し、
その結果、外部電極５４の両端部５４ａが、基板５２の
両主面５２ｃ上の凹部５３の両端部５３ａ周辺に形成さ
れることとなる。
【０００４】
【発明が解決しようとする課題】しかしながら、図６に
示す積層電子部品４１において、外部電極４３は、導体
を塗布して形成されるため、基板４２の両主面４２ｃに
設けられる外部電極４３の両端部４３ａの形状は一定で
なく、その寸法も所定のものより大きくなる場合があ
る。このため、基板４２に別の電子部品を実装する場
合、このような別の電子部品を実装できる面積が制限さ
れるとともに、外部電極４３の配置ピッチを細かくする
ことが困難となるものである。さらに、外部電極４３を
形成するために、基板４２の各側面４２ａ、４２ｂに別
々に金属ペーストを塗布しなければならず、作業の手間
がかさむものである。
示す積層電子部品４１において、外部電極４３は、導体
を塗布して形成されるため、基板４２の両主面４２ｃに
設けられる外部電極４３の両端部４３ａの形状は一定で
なく、その寸法も所定のものより大きくなる場合があ
る。このため、基板４２に別の電子部品を実装する場
合、このような別の電子部品を実装できる面積が制限さ
れるとともに、外部電極４３の配置ピッチを細かくする
ことが困難となるものである。さらに、外部電極４３を
形成するために、基板４２の各側面４２ａ、４２ｂに別
々に金属ペーストを塗布しなければならず、作業の手間
がかさむものである。
【０００５】また、積層電子部品４１と同様に、図７に
示す積層電子部品５１においても、基板５２の両主面５
４ｃに設けられる外部電極５４の両端部５４ａの形状は
一定でなく、その寸法も所定のものより大きくなる場合
がある。このため、基板５２に別の電子部品を実装する
場合、このような別の電子部品を実装できる面積が制限
されるとともに、外部電極５４の配置ピッチを細かくす
ることが困難となるものである。さらに、スルーホール
５６は、ドリルを用いて形成されるが、そのときの直径
は一定の寸法、例えば０．３mmより小さくすることが困
難であり、このことも、外部電極５４の配置ピッチに制
約を加えることとなる。
示す積層電子部品５１においても、基板５２の両主面５
４ｃに設けられる外部電極５４の両端部５４ａの形状は
一定でなく、その寸法も所定のものより大きくなる場合
がある。このため、基板５２に別の電子部品を実装する
場合、このような別の電子部品を実装できる面積が制限
されるとともに、外部電極５４の配置ピッチを細かくす
ることが困難となるものである。さらに、スルーホール
５６は、ドリルを用いて形成されるが、そのときの直径
は一定の寸法、例えば０．３mmより小さくすることが困
難であり、このことも、外部電極５４の配置ピッチに制
約を加えることとなる。
【０００６】さらに、積層電子部品４１、５１はいずれ
も、少なくとも需要者側に出荷する前に特性測定を行わ
なければならない。しかしながら、原則として、機能的
に独立したチップの状態にしてからでないと、これらの
特性測定は不可能である。すなわち、積層電子部品４１
においては、基板４２に金属ペーストを塗布し、外部電
極４３を形成しなければ特性測定ができず、積層電子部
品５１においては、スルーホール５６を分断した状態
で、親積層体５５を切断、分割することにより外部電極
５４を形成しなければ、特性測定ができないものであ
る。
も、少なくとも需要者側に出荷する前に特性測定を行わ
なければならない。しかしながら、原則として、機能的
に独立したチップの状態にしてからでないと、これらの
特性測定は不可能である。すなわち、積層電子部品４１
においては、基板４２に金属ペーストを塗布し、外部電
極４３を形成しなければ特性測定ができず、積層電子部
品５１においては、スルーホール５６を分断した状態
で、親積層体５５を切断、分割することにより外部電極
５４を形成しなければ、特性測定ができないものであ
る。
【０００７】そこで、本発明においては、基板の主面を
別の電子部品を実装するために広く利用することがで
き、外部電極の配置ピッチを細かくすることができる積
層電子部品を提供するとともに、外部電極を形成する作
業が簡便で、しかも、製造中の親基板の状態で、個々の
積層電子部品の特性測定が行える積層電子部品の製造方
法を提供することを目的とする。
別の電子部品を実装するために広く利用することがで
き、外部電極の配置ピッチを細かくすることができる積
層電子部品を提供するとともに、外部電極を形成する作
業が簡便で、しかも、製造中の親基板の状態で、個々の
積層電子部品の特性測定が行える積層電子部品の製造方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明にかかる積層電子部品においては、内部回路
を備える絶縁性シートを含む複数枚の絶縁性シートを積
層してなる基板を備え、該基板の厚み方向に凹部を設け
るとともに、該凹部内の一部に導体を付与し、該導体を
外部電極としたことを特徴とする。また、前記凹部の両
端部を、前記基板の両主面に開口させて設けたことを特
徴とする。さらに、前記凹部の両端部のうち、一方の端
部を前記基板の主面に開口させて設け、他方の端部を前
記基板の側面に設けたことを特徴とする。また、前記外
部電極の両端部のうち、少なくとも一方の端部を、前記
基板の主面に開口させて設けたことを特徴とする。さら
に、前記凹部内に溝を形成するとともに、該溝および前
記凹部内の一部に導体を付与し、該導体を前記外部電極
としたことを特徴とする。
め、本発明にかかる積層電子部品においては、内部回路
を備える絶縁性シートを含む複数枚の絶縁性シートを積
層してなる基板を備え、該基板の厚み方向に凹部を設け
るとともに、該凹部内の一部に導体を付与し、該導体を
外部電極としたことを特徴とする。また、前記凹部の両
端部を、前記基板の両主面に開口させて設けたことを特
徴とする。さらに、前記凹部の両端部のうち、一方の端
部を前記基板の主面に開口させて設け、他方の端部を前
記基板の側面に設けたことを特徴とする。また、前記外
部電極の両端部のうち、少なくとも一方の端部を、前記
基板の主面に開口させて設けたことを特徴とする。さら
に、前記凹部内に溝を形成するとともに、該溝および前
記凹部内の一部に導体を付与し、該導体を前記外部電極
としたことを特徴とする。
【０００９】また、本発明にかかる積層電子部品の製造
方法においては、導体を有するビアホールと、前記導体
に接続する内部回路と、を備える絶縁性シートを含む複
数枚の絶縁性シートを積層してなる親積層体を用い、前
記ビアホールの位置に合わせて、該親積層体にスルーホ
ールを形成することにより、前記ビアホールおよび前記
導体を前記親積層体の厚み方向に沿って分断し、前記ス
ルーホール内に前記導体を露出させる工程と、前記スル
ーホールに連続する切断面を形成して、前記親積層体を
切断、分割する工程と、を含むことを特徴とする。さら
に、前記導体が、前記ビアホールに充填されることを特
徴とする。また、前記導体が、前記ビアホールの内周面
に塗布されることを特徴とする。
方法においては、導体を有するビアホールと、前記導体
に接続する内部回路と、を備える絶縁性シートを含む複
数枚の絶縁性シートを積層してなる親積層体を用い、前
記ビアホールの位置に合わせて、該親積層体にスルーホ
ールを形成することにより、前記ビアホールおよび前記
導体を前記親積層体の厚み方向に沿って分断し、前記ス
ルーホール内に前記導体を露出させる工程と、前記スル
ーホールに連続する切断面を形成して、前記親積層体を
切断、分割する工程と、を含むことを特徴とする。さら
に、前記導体が、前記ビアホールに充填されることを特
徴とする。また、前記導体が、前記ビアホールの内周面
に塗布されることを特徴とする。
【００１０】
【作用】本発明にかかる積層電子部品によれば、ビアホ
ールに付与された導体を外部電極とするので、外部電極
の端部が基板の主面に設けられる場合、その端部の形状
および寸法は、ビアホールの開口部の形状および寸法に
よって規定され、一定のものとなる。
ールに付与された導体を外部電極とするので、外部電極
の端部が基板の主面に設けられる場合、その端部の形状
および寸法は、ビアホールの開口部の形状および寸法に
よって規定され、一定のものとなる。
【００１１】また、本発明にかかる積層電子部品の製造
方法によれば、親基板にスルーホールを形成し、そのス
ルーホール内に、予めビアホールに付与された導体を露
出させることにより、個々の積層電子部品の外部電極が
簡便に形成される。
方法によれば、親基板にスルーホールを形成し、そのス
ルーホール内に、予めビアホールに付与された導体を露
出させることにより、個々の積層電子部品の外部電極が
簡便に形成される。
【００１２】さらに、本発明にかかる積層電子部品の製
造方法によれば、親基板にスルーホールを形成し、予め
ビアホールに付与された導体を分断することにより、個
々の積層電子部品が、互いに機能的に独立した状態とな
る。
造方法によれば、親基板にスルーホールを形成し、予め
ビアホールに付与された導体を分断することにより、個
々の積層電子部品が、互いに機能的に独立した状態とな
る。
【００１３】
【実施例】本発明の一実施例にかかる積層電子部品の構
成を、図１を用いて説明する。図１において、１は積層
電子部品であり、内部回路（図示せず）を備える基板２
の各側面２ａ、２ｂに形成された凹部３の内部に、内部
回路に接続する外部電極４を備えてなるものである。こ
こで、凹部３は、その内部が曲面をなし、その両端部３
ａを基板２の両主面２ｃに開口させてなるものである。
また、外部電極４は、凹部３内の一部に、基板２の厚み
方向に沿って帯状に形成され、その両端部４ａを基板２
の両主面２ｃに設けてなるものである。
成を、図１を用いて説明する。図１において、１は積層
電子部品であり、内部回路（図示せず）を備える基板２
の各側面２ａ、２ｂに形成された凹部３の内部に、内部
回路に接続する外部電極４を備えてなるものである。こ
こで、凹部３は、その内部が曲面をなし、その両端部３
ａを基板２の両主面２ｃに開口させてなるものである。
また、外部電極４は、凹部３内の一部に、基板２の厚み
方向に沿って帯状に形成され、その両端部４ａを基板２
の両主面２ｃに設けてなるものである。
【００１４】次に、このような構成を備える積層電子部
品１の製造方法を、図２、図３を用いて説明する。ま
ず、図２に示す親積層体５が準備される。親積層体５
は、例えばセラミックから構成される絶縁性シート６を
複数枚積層してなるものである。ここで、絶縁性シート
６を積層する際、各シート６に、開口部が長方形をなす
ビアホール７が、その開口部が切断線８に直交した状態
で形成される。このビアホール７は、例えばパンチング
により、複数個の孔を、互いの開口部が重なり合うよう
に並設した状態で形成することにより、長方形の開口部
をなすものである。そして、これら絶縁性シート６に導
電膜や抵抗膜（図示せず）を印刷することにより、切断
線８によって区画される個々の積層電子部品１の内部回
路（図示せず）が形成される。さらに、ビアホール７に
導体９が充填され、この導体９と内部回路が接続され
る。また、各絶縁性シート６に設けられたビアホール
７、およびビアホール７に充填された導体９は、絶縁性
シート６の積層方向に連続した状態となり、親積層体５
の両主面５ａ上のビアホール７の開口部には、導体９が
露出するものである。
品１の製造方法を、図２、図３を用いて説明する。ま
ず、図２に示す親積層体５が準備される。親積層体５
は、例えばセラミックから構成される絶縁性シート６を
複数枚積層してなるものである。ここで、絶縁性シート
６を積層する際、各シート６に、開口部が長方形をなす
ビアホール７が、その開口部が切断線８に直交した状態
で形成される。このビアホール７は、例えばパンチング
により、複数個の孔を、互いの開口部が重なり合うよう
に並設した状態で形成することにより、長方形の開口部
をなすものである。そして、これら絶縁性シート６に導
電膜や抵抗膜（図示せず）を印刷することにより、切断
線８によって区画される個々の積層電子部品１の内部回
路（図示せず）が形成される。さらに、ビアホール７に
導体９が充填され、この導体９と内部回路が接続され
る。また、各絶縁性シート６に設けられたビアホール
７、およびビアホール７に充填された導体９は、絶縁性
シート６の積層方向に連続した状態となり、親積層体５
の両主面５ａ上のビアホール７の開口部には、導体９が
露出するものである。
【００１５】次に、図３に示すように、ドリル等を用い
て、親積層体５を貫通するスルーホール１０が、切断線
８に沿って、ビアホール７の開口部の位置に対応して形
成される。ここで、スルーホール１０は、開口部の径寸
法がビアホール７の開口部の短辺寸法より大きいもので
あり、親積層体５の厚み方向に沿って、ビアホール７お
よび、ビアホール７に充填された導体９を分断するもの
である。そして、スルーホール１０内に導体９が露出
し、こうして露出した導体９は、図１に示す積層電子部
品１の外部電極４となるものである。この後、親積層体
５は焼成される。このように、スルーホール１０が形成
され、導体９が分断されることにより、切断線８によっ
て区画される個々の積層電子部品１となる部分は、互い
に他のものに対して機能的に独立した状態となる。した
がって、焼成後の親積層体５の状態のまま、スルーホー
ル１０内に露出した導体９（外部電極４）を介して、個
々の積層電子部品１の特性測定を行うことができるもの
である。なお、積層電子部品１の需要者側への出荷をこ
の段階で行ってもよいものである。
て、親積層体５を貫通するスルーホール１０が、切断線
８に沿って、ビアホール７の開口部の位置に対応して形
成される。ここで、スルーホール１０は、開口部の径寸
法がビアホール７の開口部の短辺寸法より大きいもので
あり、親積層体５の厚み方向に沿って、ビアホール７お
よび、ビアホール７に充填された導体９を分断するもの
である。そして、スルーホール１０内に導体９が露出
し、こうして露出した導体９は、図１に示す積層電子部
品１の外部電極４となるものである。この後、親積層体
５は焼成される。このように、スルーホール１０が形成
され、導体９が分断されることにより、切断線８によっ
て区画される個々の積層電子部品１となる部分は、互い
に他のものに対して機能的に独立した状態となる。した
がって、焼成後の親積層体５の状態のまま、スルーホー
ル１０内に露出した導体９（外部電極４）を介して、個
々の積層電子部品１の特性測定を行うことができるもの
である。なお、積層電子部品１の需要者側への出荷をこ
の段階で行ってもよいものである。
【００１６】そして、最終的に、スルーホール１０に連
続する切断面を形成して、親積層体５を切断、分割する
ことにより、機能的に独立した複数個の積層電子部品１
が形成される。このとき、スルーホール１０は親積層体
５の厚み方向に沿って分断され、積層電子部品１の凹部
３が形成されるものである。
続する切断面を形成して、親積層体５を切断、分割する
ことにより、機能的に独立した複数個の積層電子部品１
が形成される。このとき、スルーホール１０は親積層体
５の厚み方向に沿って分断され、積層電子部品１の凹部
３が形成されるものである。
【００１７】このように、本発明にかかる積層電子部品
１によれば、ビアホール７に充填された導体９が外部電
極４となるので、基板２の両主面２ｃに設けられる外部
電極４の両端部４ａの形状および寸法は、ビアホール７
の開口部の形状および寸法によって規定され、一定のも
のとなる。したがって、基板の側面に塗布した導体を外
部電極とする場合に比べて、基板２の両主面２ｃを、別
の電子部品を実装するために広く利用することができ、
しかも、外部電極４（凹部３）の配置ピッチを細かくす
ることができる。
１によれば、ビアホール７に充填された導体９が外部電
極４となるので、基板２の両主面２ｃに設けられる外部
電極４の両端部４ａの形状および寸法は、ビアホール７
の開口部の形状および寸法によって規定され、一定のも
のとなる。したがって、基板の側面に塗布した導体を外
部電極とする場合に比べて、基板２の両主面２ｃを、別
の電子部品を実装するために広く利用することができ、
しかも、外部電極４（凹部３）の配置ピッチを細かくす
ることができる。
【００１８】また、本発明にかかる積層電子部品の製造
方法によれば、親積層体５にスルーホール１０を形成
し、このスルーホール１０の内部に、予めビアホール７
に充填された導体９を露出させることにより、外部電極
４を形成するので、基板の各側面に導体を塗布して外部
電極を形成する場合に比べて、外部電極を形成する作業
が簡便である。
方法によれば、親積層体５にスルーホール１０を形成
し、このスルーホール１０の内部に、予めビアホール７
に充填された導体９を露出させることにより、外部電極
４を形成するので、基板の各側面に導体を塗布して外部
電極を形成する場合に比べて、外部電極を形成する作業
が簡便である。
【００１９】さらに、本発明にかかる積層電子部品の製
造方法によれば、親積層体５にスルーホール１０を形成
し、予めビアホール７に充填された導体９を分断するこ
とにより、個々の積層電子部品１となる部分を、互いに
機能的に独立した状態にすることができ、これにより、
焼成後の親積層体５の状態で、個々の積層電子部品１の
特性測定を効率的に行うことができる。
造方法によれば、親積層体５にスルーホール１０を形成
し、予めビアホール７に充填された導体９を分断するこ
とにより、個々の積層電子部品１となる部分を、互いに
機能的に独立した状態にすることができ、これにより、
焼成後の親積層体５の状態で、個々の積層電子部品１の
特性測定を効率的に行うことができる。
【００２０】なお、本実施例の積層電子部品１は、凹部
３の両端部３ａおよび外部電極４の両端部４ａを、基板
２の両主面２ｃに設けてなるものであるが、例えば、図
４に示すように、凹部２３および外部電極２４の一方の
端部２３ａ、２４ａを、それぞれ基板２の一方の主面２
ｃに設け、他方の端部２３ｂ、２４ｂを、それぞれ基板
２の各側面２ａ、２ｂに設けて、積層電子部品２１を形
成してもよいものである。このような積層電子部品２１
は、図２における親積層体５の上部を構成する絶縁性シ
ート６にのみビアホール７を設け、このビアホール７に
導体９を充填し、親積層体５の上部のみを打ち抜くスル
ーホール１０を設け、焼成した後、この親積層体５を切
断、分割してなるものである。このように構成される積
層電子部品２１においては、基板２の一方の主面２ｃに
ついて、その全面を、別の電子部品を実装するために利
用することができる。
３の両端部３ａおよび外部電極４の両端部４ａを、基板
２の両主面２ｃに設けてなるものであるが、例えば、図
４に示すように、凹部２３および外部電極２４の一方の
端部２３ａ、２４ａを、それぞれ基板２の一方の主面２
ｃに設け、他方の端部２３ｂ、２４ｂを、それぞれ基板
２の各側面２ａ、２ｂに設けて、積層電子部品２１を形
成してもよいものである。このような積層電子部品２１
は、図２における親積層体５の上部を構成する絶縁性シ
ート６にのみビアホール７を設け、このビアホール７に
導体９を充填し、親積層体５の上部のみを打ち抜くスル
ーホール１０を設け、焼成した後、この親積層体５を切
断、分割してなるものである。このように構成される積
層電子部品２１においては、基板２の一方の主面２ｃに
ついて、その全面を、別の電子部品を実装するために利
用することができる。
【００２１】また、必要に応じて、例えば、図１に示す
凹部３および外部電極４とともに、図４に示す凹部２３
および外部電極２４を、一個の積層電子部品に形成し、
これらを混在させてもよいものである。また、例えば、
図１に示す外部電極４と、基板２の各側面２ａ、２ｂに
導体を塗布してなる外部電極を一個の積層電子部品に混
在させてもよいものである。
凹部３および外部電極４とともに、図４に示す凹部２３
および外部電極２４を、一個の積層電子部品に形成し、
これらを混在させてもよいものである。また、例えば、
図１に示す外部電極４と、基板２の各側面２ａ、２ｂに
導体を塗布してなる外部電極を一個の積層電子部品に混
在させてもよいものである。
【００２２】さらに、本実施例の積層電子部品１は、基
板２の凹部３内に露出した導体９を、外部電極４とする
ものであるが、例えば、図５に示すように、凹部３３内
に溝３４を形成してなる基板２を備え、この溝３４内に
付与した導体９を外部電極３５とする積層電子部品３１
を形成しても良いものである。ここで、積層電子部品３
１は、図２に示す絶縁性シート６に設けたビアホール７
の内周面に導体９を塗布し、これら絶縁性シート６を積
層してなる親積層体５にスルーホール１０を設け、この
スルーホール１０内に、ビアホール７の内周面に沿って
溝状をなす導体９を露出させ、焼成した後、親積層体５
を切断、分割してなるものである。このように構成され
る積層電子部品３１においては、ビアホールに充填され
た導体を外部電極とする場合に比べて、外部電極３５を
構成する導体９が少量でよいため、製造コストを低減す
ることができる。
板２の凹部３内に露出した導体９を、外部電極４とする
ものであるが、例えば、図５に示すように、凹部３３内
に溝３４を形成してなる基板２を備え、この溝３４内に
付与した導体９を外部電極３５とする積層電子部品３１
を形成しても良いものである。ここで、積層電子部品３
１は、図２に示す絶縁性シート６に設けたビアホール７
の内周面に導体９を塗布し、これら絶縁性シート６を積
層してなる親積層体５にスルーホール１０を設け、この
スルーホール１０内に、ビアホール７の内周面に沿って
溝状をなす導体９を露出させ、焼成した後、親積層体５
を切断、分割してなるものである。このように構成され
る積層電子部品３１においては、ビアホールに充填され
た導体を外部電極とする場合に比べて、外部電極３５を
構成する導体９が少量でよいため、製造コストを低減す
ることができる。
【００２３】また、本実施例においては、導体９を充填
するためビアホール７の開口部が矩形をなし、スルーホ
ール１０の開口部が円形をなす場合について説明した
が、開口部がこれら以外の形状を有するビアホールおよ
びスルーホールを形成し、充填した導体を露出させて、
外部電極を形成してもよいものである。
するためビアホール７の開口部が矩形をなし、スルーホ
ール１０の開口部が円形をなす場合について説明した
が、開口部がこれら以外の形状を有するビアホールおよ
びスルーホールを形成し、充填した導体を露出させて、
外部電極を形成してもよいものである。
【００２４】
【発明の効果】本発明にかかる積層電子部品によれば、
ビアホールに付与された導体を外部電極とするので、外
部電極の端部が基板の主面に設けられる場合、その端部
の形状および寸法は、ビアホールの開口部の形状および
寸法によって規定され、一定のものとなる。したがっ
て、外部電極の配置ピッチを細かくすることができると
ともに、基板の主面を、別の電子部品を実装するため
に、広く利用することができ、部品実装の高密度化が図
れるものである。
ビアホールに付与された導体を外部電極とするので、外
部電極の端部が基板の主面に設けられる場合、その端部
の形状および寸法は、ビアホールの開口部の形状および
寸法によって規定され、一定のものとなる。したがっ
て、外部電極の配置ピッチを細かくすることができると
ともに、基板の主面を、別の電子部品を実装するため
に、広く利用することができ、部品実装の高密度化が図
れるものである。
【００２５】また、本発明にかかる積層電子部品の製造
方法によれば、親積層体にスルーホールを設け、このス
ルーホールの内部に、予めビアホールに付与された導体
を露出させることにより、外部電極を形成することがで
き、外部電極を形成する作業が簡便である。
方法によれば、親積層体にスルーホールを設け、このス
ルーホールの内部に、予めビアホールに付与された導体
を露出させることにより、外部電極を形成することがで
き、外部電極を形成する作業が簡便である。
【００２６】さらに、本発明にかかる積層電子部品の製
造方法によれば、親積層体にスルーホールを設け、予め
ビアホールに付与された導体を分断することにより、個
々の積層電子部品となる部分を、互いに機能的に独立し
た状態にすることができる。これにより、焼成後の親積
層体の状態で、個々の積層電子部品の特性測定を効率的
に行うことができる。さらに、特性測定を行った後、こ
の親積層体の状態で需要者側に出荷すれば、個々の積層
電子部品がチップの状態にある場合に比べて、梱包等の
取り扱いが容易である。しかも、この状態であれば、需
要者側において、親積層体を切断、分割するだけで、複
数個の積層電子部品を得ることができ、積層電子部品の
実装が効率的に行えるものである。
造方法によれば、親積層体にスルーホールを設け、予め
ビアホールに付与された導体を分断することにより、個
々の積層電子部品となる部分を、互いに機能的に独立し
た状態にすることができる。これにより、焼成後の親積
層体の状態で、個々の積層電子部品の特性測定を効率的
に行うことができる。さらに、特性測定を行った後、こ
の親積層体の状態で需要者側に出荷すれば、個々の積層
電子部品がチップの状態にある場合に比べて、梱包等の
取り扱いが容易である。しかも、この状態であれば、需
要者側において、親積層体を切断、分割するだけで、複
数個の積層電子部品を得ることができ、積層電子部品の
実装が効率的に行えるものである。
【図１】本発明の一実施例にかかる積層電子部品の斜視
図である。
図である。
【図２】図１に示す積層電子部品を製造するために用い
られる親積層体の斜視図である。
られる親積層体の斜視図である。
【図３】図２に示す親積層体に、スルーホールが形成さ
れた状態を示す要部拡大斜視図である。
れた状態を示す要部拡大斜視図である。
【図４】本発明の他の実施例にかかる積層電子部品の斜
視図である。
視図である。
【図５】本発明のさらに他の実施例にかかる積層電子部
品の斜視図である。
品の斜視図である。
【図６】従来の積層電子部品の斜視図である。
【図７】他の従来の積層電子部品の斜視図である。
１、２１、３１ 積層電子
部品 ２ 基板 ２ａ、２ｂ 側面 ２ｃ 主面 ３、２３、３３ 凹部 ３ａ、２３ａ、２３ｂ、３３ａ 端部 ４、２４、３５ 外部電極 ４ａ、２４ａ、２４ｂ、３５ａ 端部 ５ 親積層体 ６ 絶縁性シ
ート ７ ビアホー
ル ９ 導体 １０ スルーホ
ール ３４ 溝
部品 ２ 基板 ２ａ、２ｂ 側面 ２ｃ 主面 ３、２３、３３ 凹部 ３ａ、２３ａ、２３ｂ、３３ａ 端部 ４、２４、３５ 外部電極 ４ａ、２４ａ、２４ｂ、３５ａ 端部 ５ 親積層体 ６ 絶縁性シ
ート ７ ビアホー
ル ９ 導体 １０ スルーホ
ール ３４ 溝
Claims (8)
- 【請求項１】 内部回路を備える絶縁性シートを含む複
数枚の絶縁性シートを積層してなる基板を備え、該基板
の厚み方向に凹部を設けるとともに、該凹部内の一部に
導体を付与し、該導体を外部電極としたことを特徴とす
る積層電子部品。 - 【請求項２】 前記凹部の両端部を、前記基板の両主面
に開口させて設けたことを特徴とする請求項１に記載の
積層電子部品。 - 【請求項３】 前記凹部の両端部のうち、一方の端部を
前記基板の一方の主面に開口させて設け、他方の端部を
前記基板の側面に設けたことを特徴とする請求項１に記
載の積層電子部品。 - 【請求項４】 前記外部電極の両端部のうち、少なくと
も一方の端部を、前記基板の主面に配置したことを特徴
とする請求項２または３に記載の積層電子部品。 - 【請求項５】 前記凹部内に溝を形成するとともに、該
溝および前記凹部内の一部に導体を付与し、該導体を前
記外部電極としたことを特徴とする請求項１乃至４のい
ずれかに記載の積層電子部品。 - 【請求項６】 導体を有するビアホールと、前記導体に
接続する内部回路と、を備えた絶縁性シートを含む複数
枚の絶縁性シートを積層してなる親積層体を用い、 前記ビアホールの位置に合わせて、該親積層体にスルー
ホールを形成することにより、前記ビアホールおよび前
記導体を前記親積層体の厚み方向に沿って分断し、前記
スルーホール内に前記導体を露出させる工程と、 前記スルーホールに連続する切断面を形成して、前記親
積層体を切断、分割する工程と、 を含むことを特徴とする積層電子部品の製造方法。 - 【請求項７】 前記導体が、前記ビアホールに充填され
ることを特徴とする請求項６に記載の積層電子部品の製
造方法。 - 【請求項８】 前記導体が、前記ビアホールの内周面に
塗布されることを特徴とする請求項６に記載の積層電子
部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16964794A JP3223708B2 (ja) | 1994-07-21 | 1994-07-21 | 積層電子部品およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16964794A JP3223708B2 (ja) | 1994-07-21 | 1994-07-21 | 積層電子部品およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837251A true JPH0837251A (ja) | 1996-02-06 |
| JP3223708B2 JP3223708B2 (ja) | 2001-10-29 |
Family
ID=15890362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16964794A Expired - Lifetime JP3223708B2 (ja) | 1994-07-21 | 1994-07-21 | 積層電子部品およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223708B2 (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307200A (ja) * | 1999-04-23 | 2000-11-02 | Kyocera Corp | 多数個取りセラミック配線基板 |
| JP2001223286A (ja) * | 2000-02-10 | 2001-08-17 | New Japan Radio Co Ltd | リードレスチップキャリア用基板及びリードレスチップキャリア |
| EP1195784A1 (en) * | 2000-04-14 | 2002-04-10 | Matsushita Electric Industrial Co., Ltd. | Laminated body, capacitor, electronic part, and method and device for manufacturing the laminated body, capacitor, and electronic part |
| JP2002164631A (ja) * | 2000-11-24 | 2002-06-07 | Kyocera Corp | 多数個取り配線基板および配線基板の製造方法 |
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| US6576999B2 (en) | 2000-07-06 | 2003-06-10 | Murata Manufacturing Co., Ltd. | Mounting structure for an electronic component having an external terminal electrode |
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| US6760227B2 (en) | 2000-11-02 | 2004-07-06 | Murata Manufacturing Co., Ltd. | Multilayer ceramic electronic component and manufacturing method thereof |
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| JP2007250659A (ja) * | 2006-03-14 | 2007-09-27 | Murata Mfg Co Ltd | 回路モジュールおよびその製造方法 |
| JP2007318153A (ja) * | 2007-06-15 | 2007-12-06 | Ngk Spark Plug Co Ltd | 配線基板集合体およびその製造方法ならびに配線基板 |
| JP2007329318A (ja) * | 2006-06-08 | 2007-12-20 | Hitachi Aic Inc | 基板 |
| CN100455162C (zh) * | 2004-11-05 | 2009-01-21 | 日月光半导体制造股份有限公司 | 电路板的制造方法 |
| JP4651152B2 (ja) * | 2000-03-27 | 2011-03-16 | 京セラ株式会社 | 多数個取りセラミック配線基板 |
| JP2011114032A (ja) * | 2009-11-24 | 2011-06-09 | Sumitomo Metal Electronics Devices Inc | 電子部品収納用セラミックパッケージ |
| JP2011114031A (ja) * | 2009-11-24 | 2011-06-09 | Sumitomo Metal Electronics Devices Inc | 電子部品収納用セラミックパッケージ |
| CN103066029A (zh) * | 2012-12-13 | 2013-04-24 | 日月光半导体（上海）股份有限公司 | 封装基板条构造及其制造方法 |
| JP2015106636A (ja) * | 2013-11-29 | 2015-06-08 | 京セラ株式会社 | 配線基板および電子装置 |
| JP2022180523A (ja) * | 2017-08-25 | 2022-12-06 | ローム株式会社 | 半導体装置 |
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|---|---|---|---|---|
| JP3911473B2 (ja) * | 2002-11-26 | 2007-05-09 | 京セラ株式会社 | 半導体装置搭載基板 |
| JP5942581B2 (ja) * | 2012-05-15 | 2016-06-29 | 株式会社デンソー | 多層基板の製造方法 |
-
1994
- 1994-07-21 JP JP16964794A patent/JP3223708B2/ja not_active Expired - Lifetime
Cited By (34)
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