JPH07192961A - 積層電子部品、その製造方法およびその特性測定方法 - Google Patents
積層電子部品、その製造方法およびその特性測定方法Info
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- JPH07192961A JPH07192961A JP5331852A JP33185293A JPH07192961A JP H07192961 A JPH07192961 A JP H07192961A JP 5331852 A JP5331852 A JP 5331852A JP 33185293 A JP33185293 A JP 33185293A JP H07192961 A JPH07192961 A JP H07192961A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
Abstract
(57)【要約】
【目的】 その少なくとも一方主面上での有効実装面積
を外部電極に干渉されることなくより広くできる積層電
子部品を提供する。 【構成】 導電膜２３，２４を介在させた状態で複数の
絶縁性シートが積層されてなるマザー積層体１４におい
て、分割される位置に穴１９を所定の深さで設け、この
穴１９内に導電材１８を付与する。マザー積層体１４
に、溝２０を形成し、これによって導電材１８を複数部
分に分割する。この状態で、個々の積層電子部品１０の
特性測定を行なえる。溝２０に沿ってマザー積層体１４
を分割して、複数の積層電子部品１０を得たとき、導電
材１８によって外部電極１２が与えられる。
を外部電極に干渉されることなくより広くできる積層電
子部品を提供する。 【構成】 導電膜２３，２４を介在させた状態で複数の
絶縁性シートが積層されてなるマザー積層体１４におい
て、分割される位置に穴１９を所定の深さで設け、この
穴１９内に導電材１８を付与する。マザー積層体１４
に、溝２０を形成し、これによって導電材１８を複数部
分に分割する。この状態で、個々の積層電子部品１０の
特性測定を行なえる。溝２０に沿ってマザー積層体１４
を分割して、複数の積層電子部品１０を得たとき、導電
材１８によって外部電極１２が与えられる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、内部回路要素を内部
に配置した積層電子部品、その製造方法およびその特性
測定方法に関するもので、特に、積層電子部品における
外部電極の形成態様の改良に関するものである。
に配置した積層電子部品、その製造方法およびその特性
測定方法に関するもので、特に、積層電子部品における
外部電極の形成態様の改良に関するものである。
【０００２】
【従来の技術】たとえば、積層コンデンサ、積層インダ
クタ、多層回路基板、多層複合電子部品で代表される積
層電子部品は、導電膜および／または抵抗膜のような内
部回路要素を介在させた状態で複数の絶縁性シートが積
層されてなる積層体を備える。絶縁性シートとしては、
典型的には、セラミックシートが用いられる。
クタ、多層回路基板、多層複合電子部品で代表される積
層電子部品は、導電膜および／または抵抗膜のような内
部回路要素を介在させた状態で複数の絶縁性シートが積
層されてなる積層体を備える。絶縁性シートとしては、
典型的には、セラミックシートが用いられる。
【０００３】図５は、この発明にとって興味ある従来の
積層電子部品１の外観を示す斜視図である。積層電子部
品１は、内部回路要素（図示せず）を介在させた状態で
複数の絶縁性シートが積層されてなる積層体２を備え
る。積層体２のたとえば４つの側面には、内部回路要素
に電気的に接続された外部電極３が形成される。これら
外部電極３は、図５において想像線で示すように、スル
ーホール４を分割することによって与えられる。
積層電子部品１の外観を示す斜視図である。積層電子部
品１は、内部回路要素（図示せず）を介在させた状態で
複数の絶縁性シートが積層されてなる積層体２を備え
る。積層体２のたとえば４つの側面には、内部回路要素
に電気的に接続された外部電極３が形成される。これら
外部電極３は、図５において想像線で示すように、スル
ーホール４を分割することによって与えられる。
【０００４】すなわち、所定の分割線に沿って分割する
ことにより複数の積層電子部品１が得られるように用意
されたマザー積層体５において、スルーホール４を形成
し、その内周面上に外部電極３となる導電材６を付与し
た後、このマザー積層体５が、スルーホール４を分割す
るように分割される。
ことにより複数の積層電子部品１が得られるように用意
されたマザー積層体５において、スルーホール４を形成
し、その内周面上に外部電極３となる導電材６を付与し
た後、このマザー積層体５が、スルーホール４を分割す
るように分割される。
【０００５】このような積層電子部品１は、チップ状の
形態で、外部電極３を介して適宜の回路基板上に表面実
装される。
形態で、外部電極３を介して適宜の回路基板上に表面実
装される。
【０００６】
【発明が解決しようとする課題】上述したスルーホール
４への導電材６の付与は、一般的に、導電ペーストを用
いて、これをスクリーン印刷することによって行なわれ
る。そのため、外部電極３を構成する導電材６は、スル
ーホール４の内周面上だけでなく、各一部がスルーホー
ル４の周縁部において、積層体２の各主面上にまで延び
るように付与される。その結果、外部電極３は、積層体
２の各主面上において張出し部７を形成する。
４への導電材６の付与は、一般的に、導電ペーストを用
いて、これをスクリーン印刷することによって行なわれ
る。そのため、外部電極３を構成する導電材６は、スル
ーホール４の内周面上だけでなく、各一部がスルーホー
ル４の周縁部において、積層体２の各主面上にまで延び
るように付与される。その結果、外部電極３は、積層体
２の各主面上において張出し部７を形成する。
【０００７】このような張出し部７の存在は、次のよう
な問題を引起こす。すなわち、積層電子部品１の両主面
あるいはいずれかの主面に、別の部品を実装して複合化
を図ろうとする場合、このような別の部品の配置可能な
面積が制約される。また、外部電極３の配置ピッチを細
かくすることを妨げる。
な問題を引起こす。すなわち、積層電子部品１の両主面
あるいはいずれかの主面に、別の部品を実装して複合化
を図ろうとする場合、このような別の部品の配置可能な
面積が制約される。また、外部電極３の配置ピッチを細
かくすることを妨げる。
【０００８】また、外部電極３となる導電材６が、たと
えば銀ペーストの付与および焼付けにより形成される場
合、通常、その上に、銀を保護するため、ニッケルめっ
きが施され、さらにその上に、半田付け性を良好なもの
とするため、錫めっきが施される。他方、スルーホール
４内に導電材６となる銀ペーストを付与するとき、それ
が過剰であると、スルーホール４の貫通性が阻害される
ことがある。ところが、このようにスルーホール４の貫
通性が阻害されると、上述したようなめっきを、スルー
ホール４の内部にまで及ぼすことが不可能となる。その
ため、スルーホール４を分割して外部電極３を露出させ
たとき、このような外部電極３上には所望のめっき膜が
形成されていない部分が生じてしまい、上述したような
めっきの機能が適正に発揮されない事態が生じる。
えば銀ペーストの付与および焼付けにより形成される場
合、通常、その上に、銀を保護するため、ニッケルめっ
きが施され、さらにその上に、半田付け性を良好なもの
とするため、錫めっきが施される。他方、スルーホール
４内に導電材６となる銀ペーストを付与するとき、それ
が過剰であると、スルーホール４の貫通性が阻害される
ことがある。ところが、このようにスルーホール４の貫
通性が阻害されると、上述したようなめっきを、スルー
ホール４の内部にまで及ぼすことが不可能となる。その
ため、スルーホール４を分割して外部電極３を露出させ
たとき、このような外部電極３上には所望のめっき膜が
形成されていない部分が生じてしまい、上述したような
めっきの機能が適正に発揮されない事態が生じる。
【０００９】また、積層電子部品１は、少なくとも出荷
する前に、その特性を測定しなければならない。しかし
ながら、積層電子部品１は、原則として、個々独立した
状態としてからでないと、特性を測定することができな
い。すなわち、マザー積層体５の段階では、個々の積層
電子部品１の特性を測定することができず、スルーホー
ル４を分割するようにマザー積層体５を分割した後に、
初めて特性の測定が可能となる。そのため、多数の積層
電子部品１の特性の測定を能率的に行なうことができな
い。
する前に、その特性を測定しなければならない。しかし
ながら、積層電子部品１は、原則として、個々独立した
状態としてからでないと、特性を測定することができな
い。すなわち、マザー積層体５の段階では、個々の積層
電子部品１の特性を測定することができず、スルーホー
ル４を分割するようにマザー積層体５を分割した後に、
初めて特性の測定が可能となる。そのため、多数の積層
電子部品１の特性の測定を能率的に行なうことができな
い。
【００１０】それゆえに、この発明の目的は、その少な
くとも一方主面を、複合化のための他の部品の実装面と
して広く利用することができ、そのため、部品実装の高
密度化を図ることができるとともに、外部電極の配置ピ
ッチを細かくできる、積層電子部品およびその製造方法
を提供しようとすることである。
くとも一方主面を、複合化のための他の部品の実装面と
して広く利用することができ、そのため、部品実装の高
密度化を図ることができるとともに、外部電極の配置ピ
ッチを細かくできる、積層電子部品およびその製造方法
を提供しようとすることである。
【００１１】この発明の他の目的は、複数の積層電子部
品の特性測定を能率的に行なうことができる特性測定方
法を提供しようとすることである。
品の特性測定を能率的に行なうことができる特性測定方
法を提供しようとすることである。
【００１２】
【課題を解決するための手段】この発明による積層電子
部品は、内部回路要素を介在させた状態で複数の絶縁性
シートが積層されてなる積層体、および前記内部回路要
素に電気的に接続されかつ前記積層体の外表面に形成さ
れた外部電極を備え、外部電極は、積層体を貫通しない
ように積層体に設けられた穴に付与された導電材を、穴
の分割によって露出させることによって形成されたもの
であることを特徴としている。
部品は、内部回路要素を介在させた状態で複数の絶縁性
シートが積層されてなる積層体、および前記内部回路要
素に電気的に接続されかつ前記積層体の外表面に形成さ
れた外部電極を備え、外部電極は、積層体を貫通しない
ように積層体に設けられた穴に付与された導電材を、穴
の分割によって露出させることによって形成されたもの
であることを特徴としている。
【００１３】この発明による積層電子部品の製造方法
は、所定の分割線に沿って分割することによって複数の
積層電子部品が得られるものであって、前記分割線によ
って区画される各領域に個々の積層電子部品のための内
部回路要素を分布させるように、これら内部回路要素を
介在させた状態で複数のマザー絶縁性シートが積層され
てなるものであり、前記分割線を通る位置に、貫通しな
い穴が設けられた、マザー積層体を準備する工程と、穴
内に、前記内部回路要素に電気的に接続される導電材を
付与する工程と、マザー積層体を前記分割線に沿って分
割する工程とを備えている。
は、所定の分割線に沿って分割することによって複数の
積層電子部品が得られるものであって、前記分割線によ
って区画される各領域に個々の積層電子部品のための内
部回路要素を分布させるように、これら内部回路要素を
介在させた状態で複数のマザー絶縁性シートが積層され
てなるものであり、前記分割線を通る位置に、貫通しな
い穴が設けられた、マザー積層体を準備する工程と、穴
内に、前記内部回路要素に電気的に接続される導電材を
付与する工程と、マザー積層体を前記分割線に沿って分
割する工程とを備えている。
【００１４】この発明による積層電子部品の特性測定方
法は、所定の分割線に沿って分割することによって複数
の積層電子部品が得られるものであって、前記分割線に
よって区画される各領域に個々の積層電子部品のための
内部回路要素を分布させるように、これら内部回路要素
を介在させた状態で複数のマザー絶縁性シートが積層さ
れてなるものであり、前記分割線を通る位置には貫通し
ない穴が設けられ、穴内に、前記内部回路要素に電気的
に接続される導電材が付与された、マザー積層体を準備
する工程と、前記穴内の導電材を複数部分に分割して各
部分を互いに電気的に独立させるように、前記分割線に
沿って前記マザー積層体に溝を形成する工程と、分割さ
れた前記導電材の各部分を外部電極として個々の積層電
子部品の特性を測定する工程とを備えている。
法は、所定の分割線に沿って分割することによって複数
の積層電子部品が得られるものであって、前記分割線に
よって区画される各領域に個々の積層電子部品のための
内部回路要素を分布させるように、これら内部回路要素
を介在させた状態で複数のマザー絶縁性シートが積層さ
れてなるものであり、前記分割線を通る位置には貫通し
ない穴が設けられ、穴内に、前記内部回路要素に電気的
に接続される導電材が付与された、マザー積層体を準備
する工程と、前記穴内の導電材を複数部分に分割して各
部分を互いに電気的に独立させるように、前記分割線に
沿って前記マザー積層体に溝を形成する工程と、分割さ
れた前記導電材の各部分を外部電極として個々の積層電
子部品の特性を測定する工程とを備えている。
【００１５】上述した特性測定方法において与えられた
積層電子部品の形態、すなわち、溝が形成されたマザー
積層体からなる積層電子部品の集合体は、そのまま、出
荷時の形態とすることもできる。
積層電子部品の形態、すなわち、溝が形成されたマザー
積層体からなる積層電子部品の集合体は、そのまま、出
荷時の形態とすることもできる。
【００１６】
【発明の作用および効果】この発明に係る積層電子部品
によれば、外部電極となる導電材は、積層体を貫通しな
い穴内に付与されるので、外部電極は、積層体の一方主
面上に露出することがなく、そのため、積層体のこの主
面を、外部電極に干渉されることなく、複合化のための
他の部品の実装面として広く利用することができ、その
結果、部品実装の高密度化を図ることができる。また、
穴内に付与される導電材は、その付与方法を選ぶことに
より、図５に示した張出し部７を形成しないようにする
ことができるので、外部電極の配置ピッチを細かくする
ことができる。
によれば、外部電極となる導電材は、積層体を貫通しな
い穴内に付与されるので、外部電極は、積層体の一方主
面上に露出することがなく、そのため、積層体のこの主
面を、外部電極に干渉されることなく、複合化のための
他の部品の実装面として広く利用することができ、その
結果、部品実装の高密度化を図ることができる。また、
穴内に付与される導電材は、その付与方法を選ぶことに
より、図５に示した張出し部７を形成しないようにする
ことができるので、外部電極の配置ピッチを細かくする
ことができる。
【００１７】また、この発明に係る積層電子部品の製造
方法によれば、積層電子部品を得るための多くの工程
を、マザー積層体の状態で実施することができるので、
多数の積層電子部品を能率的に製造することができる。
また、マザー積層体を分割して複数の積層電子部品を得
ようとするとき、この分割線に沿ってマザー積層体に溝
を予め形成し、それによって、穴内の導電材に溝を形成
するようにすれば、外部電極として好ましい性質を与え
るためのめっきを、溝の側面上に露出する部分に施すこ
とができる。その結果、マザー積層体を最終的に分割し
て得られた積層電子部品の外部電極の表面は、このよう
なめっき膜により確実に覆われた状態となる。
方法によれば、積層電子部品を得るための多くの工程
を、マザー積層体の状態で実施することができるので、
多数の積層電子部品を能率的に製造することができる。
また、マザー積層体を分割して複数の積層電子部品を得
ようとするとき、この分割線に沿ってマザー積層体に溝
を予め形成し、それによって、穴内の導電材に溝を形成
するようにすれば、外部電極として好ましい性質を与え
るためのめっきを、溝の側面上に露出する部分に施すこ
とができる。その結果、マザー積層体を最終的に分割し
て得られた積層電子部品の外部電極の表面は、このよう
なめっき膜により確実に覆われた状態となる。
【００１８】また、この発明に係る積層電子部品の特性
測定方法によれば、溝を形成することにより、複数の積
層電子部品が、電気的に互いに独立した状態とされなが
らも、マザー積層体として機械的に一体化されたまま、
個々の積層電子部品の特性を測定することができる。し
たがって、機械的に独立した複数の積層電子部品を取扱
う必要がなく、たとえばスクリーニングすることによ
り、能率的に多数の積層電子部品の特性を測定すること
ができる。
測定方法によれば、溝を形成することにより、複数の積
層電子部品が、電気的に互いに独立した状態とされなが
らも、マザー積層体として機械的に一体化されたまま、
個々の積層電子部品の特性を測定することができる。し
たがって、機械的に独立した複数の積層電子部品を取扱
う必要がなく、たとえばスクリーニングすることによ
り、能率的に多数の積層電子部品の特性を測定すること
ができる。
【００１９】また、上述した特性測定を実施するための
形態である、溝が形成されたマザー積層体からなる積層
電子部品の集合体を、そのまま、出荷時の形態とすれ
ば、需要者側において、マザー積層体を溝に沿って分割
するだけで、そこから個々の積層電子部品を取出すこと
ができる。この場合、個々の積層電子部品は、その特性
測定を既に終えておくことができるので、問題なく実装
に供することができるとともに、積層電子部品の集合体
は、個々の積層電子部品がばらばらの状態にある場合に
比べて、その梱包および取扱いが容易である点に注目す
べきである。
形態である、溝が形成されたマザー積層体からなる積層
電子部品の集合体を、そのまま、出荷時の形態とすれ
ば、需要者側において、マザー積層体を溝に沿って分割
するだけで、そこから個々の積層電子部品を取出すこと
ができる。この場合、個々の積層電子部品は、その特性
測定を既に終えておくことができるので、問題なく実装
に供することができるとともに、積層電子部品の集合体
は、個々の積層電子部品がばらばらの状態にある場合に
比べて、その梱包および取扱いが容易である点に注目す
べきである。
【００２０】
【実施例】図１は、この発明の一実施例による積層電子
部品１０の外観を示す斜視図である。積層電子部品１０
は、図示したチップ状の形態で適宜の回路基板上に実装
されるが、図１では、このような回路基板側に向けられ
る主面を上方に向けた状態で、積層電子部品が１０が図
示されている。
部品１０の外観を示す斜視図である。積層電子部品１０
は、図示したチップ状の形態で適宜の回路基板上に実装
されるが、図１では、このような回路基板側に向けられ
る主面を上方に向けた状態で、積層電子部品が１０が図
示されている。
【００２１】積層電子部品１０は、内部回路要素（図示
せず）を介在させた状態で複数の絶縁性シートが積層さ
れてなる積層体１１を備える。積層体１１のたとえば４
つの側面の各々には、積層体１１の外表面に露出する外
部電極１２が形成される。これら外部電極１２は、図示
しないが、内部回路要素に電気的に接続されている。
せず）を介在させた状態で複数の絶縁性シートが積層さ
れてなる積層体１１を備える。積層体１１のたとえば４
つの側面の各々には、積層体１１の外表面に露出する外
部電極１２が形成される。これら外部電極１２は、図示
しないが、内部回路要素に電気的に接続されている。
【００２２】上述したような外部電極１２は、以下に述
べる製造方法の説明から明らかになるように、積層体１
１を貫通しないように積層体１１に設けられた穴に付与
された導電材を、穴の分割によって露出させることによ
って形成されたものである。また、積層体１１のたとえ
ば４つの側面の各々には、段差１３が形成されている
が、このような段差１３が形成される理由も、以下の製
造方法の説明から明らかになる。
べる製造方法の説明から明らかになるように、積層体１
１を貫通しないように積層体１１に設けられた穴に付与
された導電材を、穴の分割によって露出させることによ
って形成されたものである。また、積層体１１のたとえ
ば４つの側面の各々には、段差１３が形成されている
が、このような段差１３が形成される理由も、以下の製
造方法の説明から明らかになる。
【００２３】上述したような積層電子部品１０を得るた
め、図２に示すようなマザー積層体１４が用意される。
マザー積層体１４は、所定の分割線１５（一点鎖線）に
沿って分割することにより複数の積層電子部品１０を与
えるものであって、分割線１５によって区画される各領
域に個々の積層電子部品１０のための内部回路要素（図
示せず）を分布させるように、これら内部回路要素を介
在させた状態で複数のマザー絶縁性シート１６および１
７が積層されてなるものである。
め、図２に示すようなマザー積層体１４が用意される。
マザー積層体１４は、所定の分割線１５（一点鎖線）に
沿って分割することにより複数の積層電子部品１０を与
えるものであって、分割線１５によって区画される各領
域に個々の積層電子部品１０のための内部回路要素（図
示せず）を分布させるように、これら内部回路要素を介
在させた状態で複数のマザー絶縁性シート１６および１
７が積層されてなるものである。
【００２４】上述のようなマザー積層体１４を得るた
め、たとえば、以下のような工程が実施される。なお、
この実施例では、マザー絶縁性シート１６および１７
は、セラミックシートから構成される。
め、たとえば、以下のような工程が実施される。なお、
この実施例では、マザー絶縁性シート１６および１７
は、セラミックシートから構成される。
【００２５】まず、ドクターブレード法などにより、シ
ート成形を行ない、マザー絶縁性シート１６および１７
となるべきセラミックグリーンシートを得る。これらセ
ラミックグリーンシートの特定のものには、シートを厚
み方向に貫通する電気的導通を可能とするため、ビアホ
ール等がパンチング等により形成される。次に、セラミ
ックグリーンシートの特定のものの上には、内部回路要
素となるべき導電膜および／または抵抗膜が印刷され
る。このとき、既に形成されたビアホール内に、導電材
が充填されればよい。
ート成形を行ない、マザー絶縁性シート１６および１７
となるべきセラミックグリーンシートを得る。これらセ
ラミックグリーンシートの特定のものには、シートを厚
み方向に貫通する電気的導通を可能とするため、ビアホ
ール等がパンチング等により形成される。次に、セラミ
ックグリーンシートの特定のものの上には、内部回路要
素となるべき導電膜および／または抵抗膜が印刷され
る。このとき、既に形成されたビアホール内に、導電材
が充填されればよい。
【００２６】次に、上述したようなマザー絶縁性シート
１６および１７が積み重ねられ、プレスされる。これに
よって、マザー積層体１４が得られる。このマザー積層
体１４の一部の断面図が図３（ａ）に示されている。
１６および１７が積み重ねられ、プレスされる。これに
よって、マザー積層体１４が得られる。このマザー積層
体１４の一部の断面図が図３（ａ）に示されている。
【００２７】次に、図２および図３（ｂ）に示すよう
に、マザー積層体１４の、分割線１５を通る位置に、た
とえばドリル等により、所定の深さの穴１９が形成され
る。これら穴１９は、マザー積層体１４を貫通しない。
したがって、このような穴１９は、図２において比較的
上部に位置するマザー絶縁性シート１６に形成され、比
較的下部に位置するマザー絶縁性シート１７には穴１９
が届いていないと理解すればよい。
に、マザー積層体１４の、分割線１５を通る位置に、た
とえばドリル等により、所定の深さの穴１９が形成され
る。これら穴１９は、マザー積層体１４を貫通しない。
したがって、このような穴１９は、図２において比較的
上部に位置するマザー絶縁性シート１６に形成され、比
較的下部に位置するマザー絶縁性シート１７には穴１９
が届いていないと理解すればよい。
【００２８】次に、図３（ｃ）に示すように、穴１９内
に導電材１８が付与される。この導電材１８は、図示し
ないが、内部回路要素と電気的に接続される。導電材１
８の付与は、たとえば、導電ペーストを、ディスペンサ
またはスクリーン印刷などにより穴１９内に充填するこ
とによって行なわれる。
に導電材１８が付与される。この導電材１８は、図示し
ないが、内部回路要素と電気的に接続される。導電材１
８の付与は、たとえば、導電ペーストを、ディスペンサ
またはスクリーン印刷などにより穴１９内に充填するこ
とによって行なわれる。
【００２９】上述した穴１９を形成しようとするとき、
上述したように、マザー積層体１４を得てから、このマ
ザー積層体１４の厚み方向の途中まで達するように穴１
９を設ける方法だけでなく、たとえば、図２に示したマ
ザー積層体１４の比較的上部を構成する複数のマザー絶
縁性シート１６を、比較的下部のマザー絶縁性シート１
７とは別に積層し、このように積層された複数のマザー
絶縁性シート１６に穴１９となるべき貫通孔を、たとえ
ばパンチング、ドリル、レーザ等により設けておき、そ
の後、マザー絶縁性シート１６をマザー絶縁性シート１
７上に積層する方法を採用してもよい。これらの方法で
は、穴１９が１回の工程で同時形成されるので、穴１９
の内周面を容易に平滑にできる。しかしながら、マザー
絶縁性シート１６を積層する前に、個々のマザー絶縁性
シート１６に穴１９となるべき貫通孔を予め設けてお
き、これら貫通孔が整列するように、マザー絶縁性シー
ト１６を積層するようにしてもよい。
上述したように、マザー積層体１４を得てから、このマ
ザー積層体１４の厚み方向の途中まで達するように穴１
９を設ける方法だけでなく、たとえば、図２に示したマ
ザー積層体１４の比較的上部を構成する複数のマザー絶
縁性シート１６を、比較的下部のマザー絶縁性シート１
７とは別に積層し、このように積層された複数のマザー
絶縁性シート１６に穴１９となるべき貫通孔を、たとえ
ばパンチング、ドリル、レーザ等により設けておき、そ
の後、マザー絶縁性シート１６をマザー絶縁性シート１
７上に積層する方法を採用してもよい。これらの方法で
は、穴１９が１回の工程で同時形成されるので、穴１９
の内周面を容易に平滑にできる。しかしながら、マザー
絶縁性シート１６を積層する前に、個々のマザー絶縁性
シート１６に穴１９となるべき貫通孔を予め設けてお
き、これら貫通孔が整列するように、マザー絶縁性シー
ト１６を積層するようにしてもよい。
【００３０】次に、図３（ｄ）および図４に示すよう
に、マザー積層体１４には、分割線１５に沿って溝２０
がたとえばダイシングソーによって形成される。溝２０
は、穴１９内の導電材１８を複数部分に分割して各部分
を互いに電気的に独立させるような深さに選ばれる。こ
れによって、導電材１８は、溝２０の側面において露出
する状態となる。
に、マザー積層体１４には、分割線１５に沿って溝２０
がたとえばダイシングソーによって形成される。溝２０
は、穴１９内の導電材１８を複数部分に分割して各部分
を互いに電気的に独立させるような深さに選ばれる。こ
れによって、導電材１８は、溝２０の側面において露出
する状態となる。
【００３１】次に、図３（ｅ）および図４に示すよう
に、必要に応じて、溝２０の底面とそれに対向するマザ
ー積層体１４の下面に、それぞれ、スリット２１および
２２が設けられる。スリット２１および２２は、いずれ
か一方が省略されてもよい。
に、必要に応じて、溝２０の底面とそれに対向するマザ
ー積層体１４の下面に、それぞれ、スリット２１および
２２が設けられる。スリット２１および２２は、いずれ
か一方が省略されてもよい。
【００３２】なお、図４において、内部回路要素となる
べき導電膜２３および２４が図示されている。また、導
電膜２３が導電材１８に電気的に接続されている状態も
図示されている。
べき導電膜２３および２４が図示されている。また、導
電膜２３が導電材１８に電気的に接続されている状態も
図示されている。
【００３３】次に、マザー積層体１４は、マザー絶縁性
シート１６および１７を構成するセラミックを焼結させ
るため、焼成される。その後、必要に応じて、マザー積
層体１４の表面に、導電膜および／または抵抗膜が形成
され、また、オーバーコートが施され、また、ソルダー
レジストが付与される。また、必要に応じて、外部電極
１２となるべき導電材１８や他の導電膜にめっきが施さ
れる。
シート１６および１７を構成するセラミックを焼結させ
るため、焼成される。その後、必要に応じて、マザー積
層体１４の表面に、導電膜および／または抵抗膜が形成
され、また、オーバーコートが施され、また、ソルダー
レジストが付与される。また、必要に応じて、外部電極
１２となるべき導電材１８や他の導電膜にめっきが施さ
れる。
【００３４】以上の工程を終えたとき、マザー積層体１
４に含まれる複数の積層電子部品１０は、互いに他のも
のに対して電気的に独立しているので、溝２０によって
分断された穴１９の各部分に存在する導電材１８を外部
電極として、個々の積層電子部品１０の特性を測定する
ことができる。
４に含まれる複数の積層電子部品１０は、互いに他のも
のに対して電気的に独立しているので、溝２０によって
分断された穴１９の各部分に存在する導電材１８を外部
電極として、個々の積層電子部品１０の特性を測定する
ことができる。
【００３５】このように、特性が測定された後、良品と
判断された積層電子部品１０上には、必要に応じて、複
合化のための他の電子部品が実装される。ここまで述べ
た工程は、マザー積層体１４の状態で能率的に行なうこ
とができる。なお、積層電子部品１０の出荷をこの段階
で行なってもよい。
判断された積層電子部品１０上には、必要に応じて、複
合化のための他の電子部品が実装される。ここまで述べ
た工程は、マザー積層体１４の状態で能率的に行なうこ
とができる。なお、積層電子部品１０の出荷をこの段階
で行なってもよい。
【００３６】次に、機械的に独立した複数の積層電子部
品１０を得るため、マザー積層体１４は、分割線１５す
なわち溝２０に沿って完全に分割される。この分割は、
チョコレートを割るように、マザー積層体１４を溝２０
に沿って割ることにより容易に達成される。前述したス
リット２１および２２は、このような分割をより容易に
する。なお、このような分割は、溝２０の幅よりも薄い
刃厚のダイシングソーで切断することによって達成して
もよい。
品１０を得るため、マザー積層体１４は、分割線１５す
なわち溝２０に沿って完全に分割される。この分割は、
チョコレートを割るように、マザー積層体１４を溝２０
に沿って割ることにより容易に達成される。前述したス
リット２１および２２は、このような分割をより容易に
する。なお、このような分割は、溝２０の幅よりも薄い
刃厚のダイシングソーで切断することによって達成して
もよい。
【００３７】このようにして、図１に示した積層電子部
品１０が得られる。以上述べた説明からわかるように、
段差１３は、前述した溝２０の形成の結果もたらされた
ものである。また、積層体１１を、段差１３の位置に対
応する境界面によって２つの部分に区分したとき、外部
電極１２は、一方の部分においてのみ形成されている。
そのため、図１に示した姿勢にある積層電子部品１０の
下方の主面（図１において隠れている側の主面）側で
は、外部電極１２が届いておらず、したがって、この主
面を、外部電極１２に干渉されることなく、他の電子部
品のための実装面として広く利用することができる。
品１０が得られる。以上述べた説明からわかるように、
段差１３は、前述した溝２０の形成の結果もたらされた
ものである。また、積層体１１を、段差１３の位置に対
応する境界面によって２つの部分に区分したとき、外部
電極１２は、一方の部分においてのみ形成されている。
そのため、図１に示した姿勢にある積層電子部品１０の
下方の主面（図１において隠れている側の主面）側で
は、外部電極１２が届いておらず、したがって、この主
面を、外部電極１２に干渉されることなく、他の電子部
品のための実装面として広く利用することができる。
【００３８】次に、積層電子部品１０は、必要に応じ
て、ケーシングされる。このケーシングは、積層電子部
品１０の図１による下方の主面に他の部品が実装された
とき、これを覆うものである。
て、ケーシングされる。このケーシングは、積層電子部
品１０の図１による下方の主面に他の部品が実装された
とき、これを覆うものである。
【００３９】以上、この発明を図１ないし図４に図示し
た実施例に関連して説明したが、この発明の範囲内にお
いて、その他いくつかの変形例が可能である。
た実施例に関連して説明したが、この発明の範囲内にお
いて、その他いくつかの変形例が可能である。
【００４０】たとえば、マザー積層体１４の焼成工程
は、図３（ｂ）の工程の前、同（ｃ）の工程の前、同
（ｄ）の工程の前、または同（ｅ）の工程の前に実施し
てもよい。このような焼成工程の後に図３（ｃ）の工程
が実施される場合、穴１９内に導電材１８を付与するこ
とを、乾式めっきによってもよい。
は、図３（ｂ）の工程の前、同（ｃ）の工程の前、同
（ｄ）の工程の前、または同（ｅ）の工程の前に実施し
てもよい。このような焼成工程の後に図３（ｃ）の工程
が実施される場合、穴１９内に導電材１８を付与するこ
とを、乾式めっきによってもよい。
【００４１】また、上述した図示の実施例における焼成
工程以降の工程については、その少なくともいくつかが
省略されても、その順序が変更されてもよい。
工程以降の工程については、その少なくともいくつかが
省略されても、その順序が変更されてもよい。
【００４２】また、穴１９の断面形状は、円形とされた
が、四角形等の他の形状に変更されてもよい。
が、四角形等の他の形状に変更されてもよい。
【００４３】また、この発明で用いられる絶縁性シート
は、セラミックシートに限らず、他の材料からなる絶縁
性シートに置き換えられてもよい。
は、セラミックシートに限らず、他の材料からなる絶縁
性シートに置き換えられてもよい。
【００４４】また、この発明は、複数の外部電極のすべ
てが穴内に付与された導電材に基づいて形成された積層
電子部品に限らず、外部電極のいくつかが他の方法によ
って形成された積層電子部品にも適用することができ
る。
てが穴内に付与された導電材に基づいて形成された積層
電子部品に限らず、外部電極のいくつかが他の方法によ
って形成された積層電子部品にも適用することができ
る。
【図１】この発明の一実施例による積層電子部品１０の
外観を示す斜視図である。
外観を示す斜視図である。
【図２】図１に示した積層電子部品１０を得るために準
備されるマザー積層体１４を示す斜視図である。
備されるマザー積層体１４を示す斜視図である。
【図３】図２に示したマザー積層体１４に対して順次施
される種々工程を示す断面図である。
される種々工程を示す断面図である。
【図４】図３（ｅ）に示した工程によって得られたマザ
ー積層体１４の一部を示す拡大斜視図である。
ー積層体１４の一部を示す拡大斜視図である。
【図５】この発明にとって興味ある従来の積層電子部品
１の外観を示す斜視図である。
１の外観を示す斜視図である。
１０ 積層電子部品 １１ 積層体 １２ 外部電極 １４ マザー積層体 １５ 分割線 １６，１７ マザー絶縁性シート １８ 導電材 １９ 穴 ２０ 溝 ２３，２４ 導電膜（内部回路要素）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/40 Ｄ 7511−4Ｅ 3/46 Ｎ 6921−4Ｅ Ｗ 6921−4Ｅ
Claims (4)
- 【請求項１】 内部回路要素を介在させた状態で複数の
絶縁性シートが積層されてなる積層体、および前記内部
回路要素に電気的に接続されかつ前記積層体の外表面に
形成された外部電極を備え、 前記外部電極は、前記積層体を貫通しないように前記積
層体に設けられた穴に付与された導電材を、前記穴の分
割によって露出させることによって形成されたものであ
る、積層電子部品。 - 【請求項２】 所定の分割線に沿って分割することによ
って複数の積層電子部品が得られるものであって、前記
分割線によって区画される各領域に個々の前記積層電子
部品のための内部回路要素を分布させるように、これら
内部回路要素を介在させた状態で複数のマザー絶縁性シ
ートが積層されてなるものであり、前記分割線を通る位
置に、貫通しない穴が設けられた、マザー積層体を準備
し、 前記穴内に、前記内部回路要素に電気的に接続される導
電材を付与し、 前記マザー積層体を前記分割線に沿って分割する、各工
程を備える、積層電子部品の製造方法。 - 【請求項３】 所定の分割線に沿って分割することによ
って複数の積層電子部品が得られるものであって、前記
分割線によって区画される各領域に個々の前記積層電子
部品のための内部回路要素を分布させるように、これら
内部回路要素を介在させた状態で複数のマザー絶縁性シ
ートが積層されてなるものであり、前記分割線を通る位
置には貫通しない穴が設けられ、前記穴内に、前記内部
回路要素に電気的に接続される導電材が付与された、マ
ザー積層体を準備し、 前記穴内の前記導電材を複数部分に分割して各部分を互
いに電気的に独立させるように、前記分割線に沿って前
記マザー積層体に溝を形成し、 分割された前記導電材の各部分を外部電極として個々の
積層電子部品の特性を測定する、各工程を備える、積層
電子部品の特性測定方法。 - 【請求項４】 所定の分割線に沿って分割することによ
って複数の積層電子部品が得られるものであって、前記
分割線によって区画される各領域に個々の前記積層電子
部品のための内部回路要素を分布させるように、これら
内部回路要素を介在させた状態で複数のマザー絶縁性シ
ートが積層されてなり、かつ前記分割線を通る位置には
貫通しない穴が設けられ、前記穴内に、前記内部回路要
素に電気的に接続される導電材が付与された、マザー積
層体を備え、 前記マザー積層体には、前記穴内の前記導電材を複数部
分に分割して各部分を互いに電気的に独立させるよう
に、前記分割線に沿って溝が形成された、積層電子部品
の集合体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33185293A JP3368645B2 (ja) | 1993-12-27 | 1993-12-27 | 積層電子部品、その製造方法およびその特性測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33185293A JP3368645B2 (ja) | 1993-12-27 | 1993-12-27 | 積層電子部品、その製造方法およびその特性測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192961A true JPH07192961A (ja) | 1995-07-28 |
| JP3368645B2 JP3368645B2 (ja) | 2003-01-20 |
Family
ID=18248378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33185293A Expired - Lifetime JP3368645B2 (ja) | 1993-12-27 | 1993-12-27 | 積層電子部品、その製造方法およびその特性測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3368645B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751101B2 (en) | 2000-11-02 | 2004-06-15 | Murata Manufacturing Co., Ltd. | Electronic component and method of producing the same |
| US6760227B2 (en) | 2000-11-02 | 2004-07-06 | Murata Manufacturing Co., Ltd. | Multilayer ceramic electronic component and manufacturing method thereof |
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-
1993
- 1993-12-27 JP JP33185293A patent/JP3368645B2/ja not_active Expired - Lifetime
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| US8952269B2 (en) | 2011-05-19 | 2015-02-10 | Ngk Spark Plug Co., Ltd. | Wiring substrate, multi-piece wiring substrate array, and manufacturing method therefor |
| EP2712281A4 (en) * | 2011-05-19 | 2015-06-24 | Ngk Spark Plug Co | WIRING SUBSTRATE, MULTI-PATTERN WIRING SUBSTRATE, AND METHOD OF MANUFACTURE |
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| Publication number | Publication date |
|---|---|
| JP3368645B2 (ja) | 2003-01-20 |
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