JPS61269336A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS61269336A
JPS61269336A JP11045585A JP11045585A JPS61269336A JP S61269336 A JPS61269336 A JP S61269336A JP 11045585 A JP11045585 A JP 11045585A JP 11045585 A JP11045585 A JP 11045585A JP S61269336 A JPS61269336 A JP S61269336A
Authority
JP
Japan
Prior art keywords
package
semiconductor device
substrate
layer
metallized
Prior art date
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Pending
Application number
JP11045585A
Other languages
English (en)
Inventor
Hiromi Tsukada
塚田 啓視
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP11045585A priority Critical patent/JPS61269336A/ja
Publication of JPS61269336A publication Critical patent/JPS61269336A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、セラミックパッケージからなる半導体装置に
適用して有効な技術に関する。
〔背景技術〕
半導体装置の一つにそのパッケージがセラミックで形成
された、いわゆるセラミックパッケージ型半導体装置が
ある。
上記パフケージは、その材料が非常に気密性に冨む、そ
のため、そのパフケージを備えた半導体装置は、極めて
耐湿性に優れた特長を有している一方において、非常に
もろい性質があるため欠は易いという欠点がある。そし
て、この欠点が最も現れ易いのが、いわゆるチップキャ
リア型パフケージの半導体装置であり、それもパフケー
ジのコーナー部が特に欠は易いことが本発明者により見
い出された。すなわち、チップキャリア型パッケージは
、それが比較的小型であるとともに、それに比較的大き
いサイズの半導体ペレットが搭載される。これに応じて
、半導体装置製造時において、チップキャリア型パッケ
ージは高い位置合わせ精度をもって製造装置のワークス
テーションに位置決めされることが必要とされる。高い
位置合わせ精度を確保するために、たとえば、チップキ
ャリア型パッケージのコーナー部を、製造装置における
位置合わせ機構に接触させることが必要とされる。その
結果として、チップキャリア型パッケージのコーナー部
には、半導体装置が完成された段階のみでなく、半導体
装置の製造途中においても不所望な外力が加えられてし
まう機会が多くなる。
なお、チップキャリア型半導体装置については、昭和5
8年11月28日、サイエンスフォーラム社発行「超L
SIデバイスハンドブックJP226〜P228に説明
されている。
〔発明の目的〕
本発明の目的は、セラミックパッケージ型半導体装置の
パッケージ強度を向上できる技術を提供することにある
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、セラミックパッケージのコーナー部にメタラ
イズ層を被着形成することにより、最も欠は易いパッケ
ージ部を補強することができ、その結果前記目的が達成
されるものである。
〔実施例〕
第1図は本発明による一実施例である半導体装置を示す
斜視図である。
本実施例の半導体装置は、いわゆるリードレスチップキ
ャリア(以下、L、C,C,ともいう)型半導体装置で
あり、パッケージ基板1がセラミックで形成され、その
内部に半導体ベレット(図示せず)が搭載されており、
該ベレット等がたとえばセラミックからなるキャンプ2
で封止されているものである。
また、上記パッケージ基板1の側面に形成されている凹
部には、パンケージ内部の半導体ベレットと電気的に接
続されているメタライズ配線層3が被着形成されている
そして、上記パッケージ基板のコーナー部の側面には、
タングステン(W)から成るメタライズ層4が被着形成
されている。
このように、パッケージ基板1のコーナー部の側面にメ
タライズ層4を形成することにより、本来もろい性質の
セラミックから成るパフケージ基板において、最も欠は
易い箇所を補強することができ、パッケージの強度を向
上させることができるものである。
本実施例の半導体装置の製造方法の一例を第2図を利用
して説明する。
第2図は、本実施例の半導体装置に適用されるパッケー
ジ基板1の製造工程である切断工程前の状態の積層基板
5を示す概略部分平面図である。
この切断工程の後、めっき等の後処理を行い、ベレット
取付等が行われるものである。
上記パッケージ基板1は、特に制限されないが、予めメ
タライズペーストが印刷された複数個のパッケージを得
るようにした所定形状の3枚のセラミックグリーンシー
トを用意し、それを積層し焼結し、切断することによっ
て形成される。第1層目のグリーンシートには、タング
ステンペーストが格子状に一定の間隔を置いて印刷され
、ペレット取付部が仮設されている。この仮設のベレッ
ト取付部にほぼ対応する形状のキャビティ用スルーホー
ル6が形成され、かつそのキャビティ用スルーホールの
周囲上面に内部配線用のタングステンペーストが印刷さ
れた第2層目のグリーンシートを積層する。次いで、印
刷されたタングステンペースト層を切る位置に、第1層
および第2層を貫通するスルーホール7を形成し、該ス
ルーホール7の内壁面にタングステンペーストを被着し
、仮設のメタライズ配線層3を形成する。
第2層目のグリーンシート上に、該第2層目のキャビテ
ィ用スルーホール6より一回り大きなキャビティ用スル
ーホール6aが同間隔で形成された第3層目のグリーン
シートを積層する。そして、第1層〜第3層を貫通する
正方形のスルーホール8を形成し、該スルーホール8の
内壁面にタングステンペーストを被着し、仮設の補強用
メタライズ層4を形成する。
ついで、第2図に示すA + 、 A !およびB I
、 B zの線に沿ってスナップラインを入れ、所定温
度で焼結し、金等のめっきを行うことにより、同図に示
す切断工程前の積層基板5が形成される。
その後、上記スナップラインに沿って切断することによ
り、一単位のパッケージ基板1が形成される。
上記の如く形成されたパッケージ基板lに、常法に基づ
き半導体ペレットの取り付け、該ペレットと外部端子と
の電気的接続、キャップ2の取り付けを行うことにより
、本実施例の半導体装置が完成される。
〔効果〕
(1)、セラミックパッケージのコーナー部のパンケー
ジ側面にメタライズ層を被着形成することにより、最も
欠は易いパッケージ部を補強できるので、パフケージ強
度の向上が達成できる。
(2)、前記(1)により、半導体装置の信鯨性向上が
達成される。
(3)、メタライズ層を硬度の高い金属であるタングス
テンで形成することにより、有効な補強が達成できる。
(4)、半導体装置がリードレスチップキャリア型パフ
ケージを備えたものである場合、外部端子がパッケージ
周囲に延長されていないため、パフケージどうし等の直
接の接触が起こり易いので特に有効である。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、メタライズ層の形成材料はタングステンに限
らず、モリブデン等の如く、同様の目的に利用できる金
属であれば如何なるものであってもよい。
また、パッケージコーナー部の形状も実施例に示すもの
に限るものでない、メタライズ層の被着形成方法も同様
である。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、いわゆるリードレ
スチップキャリア型半導体装置に適用した場合について
説明したが、それに限定されるものではなく、たとえば
、フラットパッケージ型等の種のセラミックでパッケー
ジが形成されている半導体装置に適用できる技術である
【図面の簡単な説明】
第1図は、本発明による一実施例である半導体装置を示
す斜視図、 第2図は、本実施例の半導体装置に適用されるパッケー
ジ基板の製造工程である切断工程前の状態の積層基板を
示す概略部分平面図である。 1・・・パンケージ基板、2・・・キャップ、3・・・
メタライズ配線層、4・・・メタライズ層、5・・・積
層基板、6.6a・・・キャビティ用スルーホール、7
・・・第1層および第2層を貫通するスルーホール、8
・・・第1層〜第3層を貫通する正方形のスルーホール
。 第  1  図 第  2  図

Claims (1)

  1. 【特許請求の範囲】 1、セラミックパッケージ型半導体装置であって、パッ
    ケージのコーナー部にメタライズ層が被着形成されてな
    る半導体装置。 2、メタライズ層がタングステンからなることを特徴と
    する特許請求の範囲第1項記載の半導体装置。 3、パッケージがチップキャリア型であることを特徴と
    する特許請求の範囲第1項記載の半導体装置。
JP11045585A 1985-05-24 1985-05-24 半導体装置 Pending JPS61269336A (ja)

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JP11045585A JPS61269336A (ja) 1985-05-24 1985-05-24 半導体装置

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JPS61269336A true JPS61269336A (ja) 1986-11-28

Family

ID=14536144

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JP11045585A Pending JPS61269336A (ja) 1985-05-24 1985-05-24 半導体装置

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JP (1) JPS61269336A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07192961A (ja) * 1993-12-27 1995-07-28 Murata Mfg Co Ltd 積層電子部品、その製造方法およびその特性測定方法
US7598611B2 (en) 2007-08-15 2009-10-06 Panasonic Corporation Semiconductor device with side terminals

Cited By (2)

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