JP2022180523A - 半導体装置 - Google Patents

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Abstract

【課題】従来の半導体発光装置は、配線パターンは、基板に形成され、半導体発光素子は、接合層を介して配線パターンに配置され、封止樹脂は、基材上に配置され、半導体発光素子および配線パターンを覆っている。【解決手段】半導体装置は、主面と、裏面と、前記主面および前記裏面をつなぐ側面と、を有する基板であって、平面視において前記側面から凹み、かつ前記主面から前記裏面まで延びる内側面を有する凹部が形成された基板と、前記主面に配置された主面電極と、前記裏面に配置された裏面電極と、前記凹部の前記内側面に配置され、かつ前記主面電極と前記裏面電極とを導通させる中間電極と、前記主面電極に搭載された半導体素子と、を備え、平面視において、前記主面電極は、前記主面と前記側面との境界よりも前記主面の内方に位置する周縁を有しており、前記裏面電極は、前記裏面と前記側面との境界よりも前記裏面の内方に位置する周縁を有している。【選択図】図24

Description

本開示は、半導体装置に関する。
従来の半導体発光装置は、基板、発光素子、配線パターン、接合層、および、封止樹脂を備えている。配線パターンは、基板に形成されている。半導体発光素子は、接合層を介して配線パターンに配置されている。封止樹脂は、基材上に配置され、半導体発光素子および配線パターンを覆っている。
本開示の第1の側面によると、互いに反対側を向く主面および裏面を含む基板と、第1主面導電部および第2主面導電部を含み、前記基板の前記主面に形成された主面導電層と、前記基板の前記裏面に形成された裏面導電層と、前記基板の厚さ方向視において前記第1主面導電部および前記裏面導電層に重なり且つ前記基板を貫通する第1導電部分と、前記主面導電層に配置された光学素子と、前記厚さ方向視において前記光学素子を囲む内側面を含み、前記基板に配置されたリフレクタと、を備え、前記第1主面導電部には、前記光学素子が配置され、前記第2主面導電部は、前記厚さ方向視において前記第1主面導電部と前記リフレクタの前記内側面との間に位置し、前記第2主面導電部は、前記厚さ方向視において、前記リフレクタの内側面から離間している、光学装置が提供される。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
第1実施形態の光学装置の斜視図である。 第1実施形態の光学装置の正面図である。 第1実施形態の光学装置の背面図である。 第1実施形態の光学装置の左側面図である。 第1実施形態の光学装置の右側面図である。 第1実施形態の光学装置の平面図である。 図6のVII-VII線に沿う断面図である。 図6のVIII-VIII線に沿う断面図である。 第1実施形態の光学装置の底面図である。 第1実施形態の光学素子の近傍を拡大して示す図である。 第1実施形態の変形例の光学素子の平面図である。 第1実施形態の光学素子の製造方法の一工程を示す図である。 第1実施形態の光学素子の製造方法の一工程を示す図である。 第1実施形態の光学素子の製造方法の一工程を示す図である。 第1実施形態の第1変形例の光学素子の平面図である。 図15のXVI-XVI線に沿う断面図である。 図15のXVII-XVII線に沿う断面図である。 第1実施形態の第1変形例の光学素子の製造方法の一工程を示す図である。 第1実施形態の第2変形例の光学素子の平面図である。 図19のXX-XX線に沿う断面図である。 第1実施形態の第2変形例の光学素子の底面図である。 本開示の第2実施形態にかかる半導体装置の斜視図(封止樹脂を透過)である。 図22に示す半導体装置の平面図(封止樹脂を透過)である。 図23に対して被覆材および封止樹脂を省略した半導体装置の平面図である。 図22に示す半導体装置の底面図である。 図22に示す半導体装置の左側面図である。 図23のVI-VI線に沿う断面図である。 図27の部分拡大図(凹部付近)である。 図27の部分拡大図(半導体素子付近)である。 図22に示す半導体装置の製造方法を説明する平面図である。 図30のXXXI-XXXI線に沿う断面図である。 図22に示す半導体装置の製造方法を説明する断面図である。 図22に示す半導体装置の製造方法を説明する平面図である。 図22に示す半導体装置の製造方法を説明する平面図である。 図34のXXXV-XXXV線に沿う断面図である。 図22に示す半導体装置の製造方法を説明する平面図である。 図36のXXXVII-XXXVII線に沿う断面図である。 図22に示す半導体装置の製造方法を説明する平面図である。 図22に示す半導体装置の製造方法を説明する平面図である。 図22に示す半導体装置を配線基板に実装したときの断面図である。 本開示の第3実施形態にかかる半導体装置の平面図(封止樹脂を透過)である。 図41に対して被覆材および封止樹脂を省略した平面図である。 図41に示す半導体装置の左側面図である。 図41のXLIV-XLIV線に沿う断面図である。 図44の部分拡大図(半導体素子付近)である。
以下、本開示の実施の形態につき、図面を参照して具体的に説明する。
本開示において、「ある物Aがある物Bに形成されている」および「ある物Aがある物B上に形成されている」とは、特段の断りのない限り、「ある物Aがある物Bに直接形成されていること」、および、「ある物Aとある物Bとの間に他の物を介在させつつ、ある物Aがある物Bに形成されていること」を含む。同様に、「ある物Aがある物Bに配置されている」および「ある物Aがある物B上に配置されている」とは、特段の断りのない限り、「ある物Aがある物Bに直接配置されていること」、および、「ある物Aとある物Bとの間に他の物を介在させつつ、ある物Aがある物Bに配置されていること」を含む。同様に、「ある物Aがある物Bに積層されている」および「ある物Aがある物B上に積層されている」とは、特段の断りのない限り、「ある物Aがある物Bに直接積層されていること」、および、「ある物Aとある物Bとの間に他の物を介在させつつ、ある物Aがある物Bに積層されていること」を含む。
<第1実施形態>
図1~図14を用いて、本開示の第1実施形態について説明する。
図1は、第1実施形態の光学装置の斜視図である。図2は、第1実施形態の光学装置の正面図である。図3は、第1実施形態の光学装置の背面図である。図4は、第1実施形態の光学装置の左側面図である。図5は、第1実施形態の光学装置の右側面図である。図6は、第1実施形態の光学装置の平面図である。
これらの図に示す光学装置A1は、基板1と、主面導電層31と、第1導電部分34Aと、第2導電部分34Bと、裏面導電層38と、光学素子41と、ワイヤ42と、接合層5と、光透過樹脂部7と、リフレクタ8と、を含む。
基板1は、例えば絶縁性の材料よりなる。このような絶縁性の材料としては、例えば、絶縁性の樹脂もしくはセラミックなどが挙げられる。絶縁性の樹脂としては、例えば、エポキシ樹脂(たとえばガラスあるいは紙を含んでいてもよい)、フェノール樹脂、ポリイミド、およびポリエステルなどが挙げられる。セラミックとしては、例えば、Al23、SiC、およびAlNなどが挙げられる。基板1は、アルミニウムなどの金属よりなる基板に、絶縁膜が形成されたものであってもよい。基板1は、基板1の厚さ方向Z1視において、矩形状を呈する。
基板1は、主面11、裏面13、第1側面15A、第2側面15B、第3側面15C、および第4側面15Dを有する。主面11、裏面13、第1側面15A、第2側面15B、第3側面15C、および第4側面15Dはいずれも矩形状である。
主面11および裏面13は、基板1の厚さ方向Z1において、離間しており、互いに反対側を向く。主面11および裏面13はともに、平坦である。
第1側面15Aおよび第2側面15Bは、第1方向X1に離間しており、互いに反対側を向く。第1側面15Aおよび第2側面15Bはともに、主面11および裏面13につながっている。第1側面15Aおよび第2側面15Bはともに、平坦である。
第3側面15Cおよび第4側面15Dは、第2方向Y1に離間しており、互いに反対側を向く。第3側面15Cおよび第4側面15Dはともに、主面11および裏面13につながっている。第3側面15Cおよび第4側面15Dはともに、平坦である。
図6等に示す主面導電層31と、第1導電部分34Aと、第2導電部分34Bと、裏面導電層38とは、光学素子41に電力を供給するための電流経路を構成する。主面導電層31と、第1導電部分34Aと、第2導電部分34Bと、裏面導電層38とは、例えば、Cu、Ni、Ti、Auなどの単種類または複数種類の金属からなる。本実施形態においては、図7に示すように、主面導電層31と、裏面導電層38とは、Cu(たとえば層391がCu層の一例である)上にAuめっき(たとえば層392がAu層の一例である)されて形成されている。主面導電層31と、第1導電部分34Aと、第2導電部分34Bと、裏面導電層38と、の材質はここに挙げたものに特に限定されない。
主面導電層31は、基板1の主面11に形成されている。第1主面導電部311Aと、第2主面導電部312Aと、第3主面導電部313Aと、第4主面導電部31Bと、を含む。
第1主面導電部311Aには、光学素子41が配置されている。本実施形態では、第1主面導電部311Aの外郭形状の一部は円形状である。円形状とは、完全な円形および円形に類似する形状を含んでよく、以下同様である。本実施形態とは異なり、第1主面導電部311Aは、円形状ではなく他の形状(たとえば矩形状)であってもよい。矩形状は、完全な矩形および矩形に類似する形状を含んでいてもよく、以下同様である。
第2主面導電部312Aは、第1主面導電部311Aに対し第1方向X1に離間している。本実施形態とは異なり、第2主面導電部312Aは、第1方向X1に傾斜する方向に離間していてもよい。本実施形態では、第2主面導電部312Aの外郭形状の一部は楕円形状である。楕円形状とは、完全な楕円形および楕円形に類似する形状を含んでよく、以下同様である。本実施形態とは異なり、第2主面導電部312Aは、楕円形状ではなく他の形状(たとえば矩形状や円形状)であってもよい。
第3主面導電部313Aは、第1主面導電部311Aと第2主面導電部312Aにつながる。第3主面導電部313Aは、厚さ方向Z1視において、第1主面導電部311Aと第2主面導電部312Aの間に位置している。第3主面導電部313Aは、第1主面導電部311Aから第1方向X1に沿って延びている。図6に示すように、第1方向X1および厚さ方向Z1に直交する第2方向Y1における、第3主面導電部313Aの寸法L13は、第2方向Y1における第1主面導電部311Aの寸法L11よりも、小さくてもよい。図6に示すように、第1方向X1および厚さ方向Z1に直交する第2方向Y1における、第3主面導電部313Aの寸法L13は、第2方向Y1における第2主面導電部312Aの寸法L12よりも、小さくてもよい。
第4主面導電部31Bには、ワイヤ42がボンディングされている。第4主面導電部31Bは、第1主面導電部311Aに対し第1方向X1に離間している。本実施形態では、第4主面導電部31Bの外郭形状の一部は楕円形状である。本実施形態とは異なり、第4主面導電部31Bは、楕円形状ではなく他の形状(たとえば矩形状や円形状)であってもよい。
図7は、図6のVII-VII線に沿う断面図である。図8は、図6のVIII-VIII線に沿う断面図である。図9は、第1実施形態の光学装置の底面図である。
図7~図9に示すように、裏面導電層38は、基板1の裏面13に形成されている。裏面導電層38は、第1裏面導電部38Aおよび第2裏面導電部38Bを含む。
第1裏面導電部38Aの一部は、基板1の厚さ方向Z1視において、第2主面導電部312Aに重なっている。第1裏面導電部38Aは、厚さ方向Z1視において、基板1の裏面13と第3側面15Cとの境界から、基板1の裏面13と第4側面15Dとの境界に至っている。本実施形態では、光学装置A1の製造時に、各光学装置A1における配線パターン(後に裏面導電層38等になる)同士を導通させ、メッキを行うことができるようにするためである。本実施形態では、第1裏面導電部38Aは、部位381AA、382AA、383AAを含む。部位381AAは矩形状である。部位382AAは、部位381AAから、基板1の裏面13と第3側面15Cとの境界に向かって延び、基板1の裏面13と第3側面15Cとの境界に至っている。部位382AAは、方向X1において、第1導電部分34Aとは異なる位置に位置している。部位383AAは、部位381AAから、基板1の裏面13と第4側面15Dとの境界に向かって延び、基板1の裏面13と第4側面15Dとの境界に至っている。部位383AAは、方向X1において、第1導電部分34Aとは異なる位置に位置している。部位382AA、383AAが、方向X1において第1導電部分34Aとは異なる位置に位置していることは、たとえば、光学装置A1を実装する際に用いるハンダをより好適な形状とすることができる点において、好ましい。これにより、より実装しやすい光学装置A1が提供されうる。
第2裏面導電部38Bは、第1裏面導電部38Aに対し第1方向X1に離間している。第2裏面導電部38Bの一部は、基板1の厚さ方向Z1視において、第4主面導電部31Bに重なっている。第2裏面導電部38Bは、厚さ方向Z1視において、基板1の裏面13と第3側面15Cとの境界から、基板1の裏面13と第4側面15Dとの境界に至っている。本実施形態では、光学装置A1の製造時に、各光学装置A1における配線パターン(後に裏面導電層38等になる)同士を導通させ、メッキを行うことができるようにするためである。本実施形態では、第2裏面導電部38Bは、部位381BB、382BB、383BBを含む。部位381BBは矩形状である。部位382BBは、部位381BBから、基板1の裏面13と第3側面15Cとの境界に向かって延び、基板1の裏面13と第3側面15Cとの境界に至っている。部位382BBは、方向X1において、第2導電部分34Bとは異なる位置に位置している。部位383BBは、部位381BBから、基板1の裏面13と第4側面15Dとの境界に向かって延び、基板1の裏面13と第4側面15Dとの境界に至っている。部位383BBは、方向X1において、第2導電部分34Bとは異なる位置に位置している。部位382BB、383BBが、方向X1において第2導電部分34Bとは異なる位置に位置していることは、たとえば、光学装置A1を実装する際に用いるハンダをより好適な形状とすることができる点において、好ましい。これにより、より実装しやすい光学装置A1が提供されうる。
図6、図7等に示す第1導電部分34Aは、基板1を貫通している。第1導電部分34Aは、基板1に形成された貫通孔内に形成されている。第1導電部分34Aは、基板1の厚さ方向Z1視において第1主面導電部311Aおよび第1裏面導電部38Aに重なっている。第1導電部分34Aは、第1主面導電部311Aおよび第1裏面導電部38Aにつながっている。厚さ方向Z1視において、第1導電部分34Aの全領域は、第1主面導電部311Aおよび第1裏面導電部38Aに重なっている。図6に示した例とは異なり、図11に示すように、第1導電部分34Aは、厚さ方向Z1視において、第2主面導電部312Aに重なっていてもよい。
第2導電部分34Bは、基板1を貫通している。第2導電部分34Bは、基板1に形成された貫通孔内に形成されている。第2導電部分34Bは、基板1の厚さ方向Z1視において第4主面導電部31Bおよび第2裏面導電部38Bに重なっている。第2導電部分34Bは、第4主面導電部31Bおよび第2裏面導電部38Bにつながっている。厚さ方向Z1視において、第2導電部分34Bの全領域は、第4主面導電部31Bおよび第2裏面導電部38Bに重なっている。
本実施形態では、第1導電部分34Aおよび第2導電部分34Bは各々、厚さ方向Z1視において円形状である。本実施形態とは異なり、厚さ方向Z1視における第1導電部分34Aおよび第2導電部分34Bの各形状は、円形状以外の形状であってもよい。
図7等に示す光学素子41は、第1主面導電部311Aに配置されている。光学素子には発光素子および受光素子が含まれる。本実施形態では光学素子41は発光素子であり、光学装置A1の光源となる。本実施形態においては更に、光学素子41は、LEDチップである。本実施形態における光学素子41は、n型半導体層と活性層とp型半導体層とを有する。n型半導体層は活性層に積層されている。活性層はp型半導体層に積層されている。よって、活性層はn型半導体層とp型半導体層との間に位置する。n型半導体層、活性層、および、p型半導体層は、例えば、GaNよりなる。光学素子41は、互いに反対側を向く主面電極パッドおよび裏面電極パッドを有する。なお、これらの主面電極パッドおよび裏面電極パッドの図示は省略する。光学素子41は、基板1に搭載されている。光学素子41の発光色は特に限定されない。
ワイヤ42は光学素子41および第4主面導電部31Bにボンディングされている。ワイヤ42は導電性の材料よりなる。ワイヤ42は光学素子41および第4主面導電部31Bを導通させている。本実施形態では、ワイヤ42は、厚さ方向Z1視において第1方向X1に沿って延びている。
図7、図10等に示すように、接合層5は光学素子41および第1主面導電部311Aの間に介在する。接合層5はたとえば銀ペーストに由来する。本実施形態とは異なり接合層5は絶縁性の材料よりなっていてもよい。本実施形態では、接合層5は、光学素子41の側面411と、第1主面導電部311Aに接していることが好ましい。このことは、光学素子41を接合層5がより強固に保持できる点において好ましい。
図6、図7、図8等に示すリフレクタ8は、基板1に配置されている。たとえば、リフレクタ8は、接合層89によって基板1に接合されているとよい。図7、図8に示すように、接合層89は、リフレクタ8の内側に染み出した部位891を有していてもよい(後述の実施形態や変形例における接合層89が、図7、図8に示した部位891を有していてもよい)。リフレクタ8は、光の透過を遮断する材料よりなることが好ましい。たとえば、リフレクタ8は、光学素子41が発光素子である場合には、当該発光素子から放たれる光を透過させない材料よりなりうる。あるいは、リフレクタ8は、光学素子41が受光素子である場合には、当該受光素子が受光可能な光を透過させない材料よりなりうる。リフレクタ8は、たとえば、一体成型されたものであってもよい(すなわち、一体物であってもよい)。光学素子41が発光素子である場合には、リフレクタ8は発光素子から放たれた光が横に漏れることを抑制しうる。
本実施形態においては、リフレクタ8および基板1は、互いに同一の材料を含む。たとえば、リフレクタ8がエポキシ樹脂よりなり、基板1が、ガラスを含むエポキシ樹脂よりなっているとよい。この場合、リフレクタ8および基板1がいずれも、エポキシ樹脂を含んでいるといえる。本実施形態とは異なり、リフレクタ8が基板1を構成する材料と異なる材料からなっていてもよい。たとえば、リフレクタ8が、液晶ポリマーやナイロンによりなっていてもよい。
リフレクタ8は、リフレクタ表面811と、リフレクタ裏面812と、第1リフレクタ外側面81Aと、第2リフレクタ外側面81Bと、第3リフレクタ外側面81Cと、内側面83と、を含む。
リフレクタ表面811は、基板1の主面11の向く方向と同一方向を向いている。本実施形態では、リフレクタ表面811は、縁811Aおよび縁811Bを有する。縁811Aは、矩形状であり、リフレクタ表面811における外側に位置する。縁811Bは湾曲しており、リフレクタ表面811における内側に位置する。図3等に示す例においては、実施形態では、縁811Bと基板1の主面11との方向Z1における離間距離は、縁811Aと基板1の主面11との方向Z1における離間距離よりも、小さい。このことは、たとえば、光学装置A1を製造する際に、光学素子41を保持する器具やワイヤをボンディングするための器具が、リフレクタ81の内側面83に接触することを回避するのに好ましい。また、光学装置A1を移動させる際に光学装置A1を掴む器具が、リフレクタ外側面81C、81D等を掴みやすくする点において好ましい。平坦な面と凹面とを有する。リフレクタ裏面812は、リフレクタ表面811の向く方向とは反対方向を向いている。本実施形態では、リフレクタ裏面812は平坦である。
内側面83は、リフレクタ表面811およびリフレクタ裏面812につながっている。内側面83は、リフレクタ表面811からリフレクタ裏面812に向かって延びている。本実施形態においては、内側面83は、リフレクタ表面811およびリフレクタ裏面812と90度をなす。本実施形態とは異なり、内側面83は、リフレクタ表面811およびリフレクタ裏面812と90度と異なる角度をなしていなくてもよい。すなわち、内側面83は、方向Z1に対し傾斜していてもよい。
図6に示すように、内側面83は、厚さ方向Z1視において光学素子41を囲んでいる。本実施形態においては、厚さ方向Z1視において、内側面83の内側に、主面導電層31が全領域にわたって位置している。本実施形態においては、厚さ方向Z1視において、内側面83の内側に、第1導電部分34Aおよび第2端縁部35Bが全領域にわたって位置している。図6では、第2主面導電部312Aは、厚さ方向Z1視において第1主面導電部311Aとリフレクタ8の内側面83との間に位置する。第2主面導電部312Aと内側面83との離間距離LAは、たとえば、40~100μmである。離間距離LAは、第2主面導電部312Aと第1主面導電部311Aとの離間距離LBよりも、小さくてもよい。図6では、第4主面導電部31Bは、厚さ方向Z1視において、リフレクタ8の内側面83から離間している。第4主面導電部31Bと内側面83との離間距離LCは、たとえば、40~100μmである。
内側面83は、第1部位83Aと、第2部位83Bと、第3部位83Cと、第4部位83Dと、を含む。第1部位83Aおよび第2部位83Bは、第1方向X1に互いに離間している。本実施形態では、第1部位83Aおよび第2部位83Bは、厚さ方向Z1視において、半円形状である。第3部位83Cおよび第4部位83Dは、第2方向Y1に互いに離間している。第3部位83Cおよび第4部位83Dは各々、第1部位83Aおよび第2部位83Bにつながっている。本実施形態では、第3部位83Cおよび第4部位83Dは、厚さ方向Z1視において直線状である。
本実施形態とは異なり、第1部位83Aおよび第2部位83Bが、半円形状ではなく直線状であってもよい。本実施形態とは異なり、内側面83が、厚さ方向Z1視において円形状であってもよい。
図6、図7等に示す第1リフレクタ外側面81Aおよび第2リフレクタ外側面81Bは、第1方向X1に離間しており、互いに反対側を向く。第1リフレクタ外側面81Aおよび第2リフレクタ外側面81Bはともに、リフレクタ表面811およびリフレクタ裏面812につながっている。第1リフレクタ外側面81Aおよび第2リフレクタ外側面81Bはともに、平坦である。
図6、図8等に示す第3リフレクタ外側面81Cおよび第4リフレクタ外側面81Dは、第2方向Y1に離間しており、互いに反対側を向く。第3リフレクタ外側面81Cおよび第4リフレクタ外側面81Dはともに、リフレクタ表面811およびリフレクタ裏面812につながっている。第3リフレクタ外側面81Cおよび第4リフレクタ外側面81Dはともに、平坦である。
第1側面15Aと第1リフレクタ外側面81Aとは面一であり、第2側面15Bと第2リフレクタ外側面81Bとは面一であり、第3側面15Cと第3側面15Cとは面一であり、第4側面15Dと第4リフレクタ外側面81Dとは面一である。これは、基板1となる基板100(後述)と、リフレクタ8となるリフレクタ800(後述)とが同時にダイシングされるためである。
次に、本実施形態に係る光学装置A1の製造方法について、図12~図14を参照し、説明する。本実施形態においては、複数の光学装置A1を製造する場合を例に説明する。なお、以下の説明では、上記と同一または類似の構成については上記と同一の符号を付す。
まず、矩形状の基板100(図12参照)を用意する。基板100は、図12等に示す基板1を複数個形成可能なサイズである。基板100は、上記基板1の材質と同じ材料(すなわちガラスエポキシ樹脂)からなる。次に、基板100に配線パターン(上述の主面導電層31、裏面導電層38等)を形成する。配線パターンは、Cu箔にAuめっきを施すことにより、形成される。
次に、図13に示すように、リフレクタ800を、たとえば接着剤を用いて基板100に貼り付ける。リフレクタ800には複数の開口(内側面83を有する)が形成されている。複数の開口は、たとえば、ドリルにより形成されていてもよいし、金型により形成されていてもよい。
次に、図14に示すように、光学素子41を、接合層5を介して、主面導電層31に配置する。次に、ワイヤ42を、光学素子41と主面導電層31とにワイヤボンディングする。これにより、光学素子41と主面導電層31とが導通する。
次に、図14に示した中間品を、線891に沿ってダイシングする。これにより、図6等に示す光学装置A1が複数個製造される。中間品のダイシングの際、基板100およびリフレクタ800は同時にダイシングされうる。なお、上記光学装置A1の製造方法において、複数の光学装置A1を製造する場合を例に説明したが、1つずつ製造してもよい。
次に、本実施形態の作用効果について説明する。
本実施形態においては、第1主面導電部311Aは、光学素子41が配置され、第2主面導電部312Aは、厚さ方向Z1視において第1主面導電部311Aとリフレクタ8の内側面83との間に位置する。第2主面導電部312Aは、厚さ方向Z1視において、リフレクタ8の内側面83から離間している。このような構成によると、リフレクタ8を主面導電部312B等上を避けて配置することにより、リフレクタ8を基板1上により安定的に配置することができる。これにより、光学素子41からの光をより高輝度に反射することができる。
本実施形態においては、リフレクタ8(図13では、リフレクタ800)を基板1に配置する際に、第2主面導電部312Aがリフレクタ8に重なることを極力防止できる。これにより、リフレクタ8を第2主面導電部312Aにより形成される段差上に配置することを極力防止できる。その結果、リフレクタ8が傾くことを極力防止しつつ、正確に基板1に配置される。
本実施形態においては、主面導電層31は全領域にわたって、厚さ方向Z1視において、内側面83の内側に位置している。このような構成によると、リフレクタ8が主面導電層31に重なることを極力防止できる。これにより、リフレクタ8が傾くことを極力防止しつつ、更に正確に基板1に配置される。
本実施形態においては、光学装置A1が接合層5を備える。接合層5は、光学素子41および主面導電層31に接しており、且つ、光学素子41および主面導電層31の間に介在している。本実施形態においては、光学装置A1の製造の際、接合層5となるペーストが、主面導電層311から第2主面導電部312Aへと伝わった後に、リフレクタ8の内側面83に至ることを抑制できる。これにより、ペーストが、リフレクタ8の内側面83を伝って、主面導電層31の他の部分(たとえば、第4主面導電部31B)に伝わることを抑制できる。このことは、接合層5が導電性を有する際には、第4主面導電部31Bと、第2主面導電部312Aとの短絡を極力防止できるので、有益である。
本実施形態においては、リフレクタ8および基板1は、互いに同一の材料を含む。本実施形態においては、リフレクタ8および基板1の熱膨張係数を同一あるいはより近似させることができる。これにより、光学装置A1の使用時には、リフレクタ8および基板1は、同程度、熱膨張あるいは熱収縮しうる。そのため、リフレクタ8および基板1が反ることを抑制できる。
<第1実施形態の第1変形例>
図15~図18を用いて、本開示の第1実施形態の第1変形例について説明する。
なお、以下の説明では、上記と同一または類似の構成については上記と同一の符号を付し、説明を適宜省略する。
図15は、第1実施形態の第1変形例の光学素子の平面図である。図16は、図15のXVI-XVI線に沿う断面図である。図17は、図15のXVII-XVII線に沿う断面図である。
本変形例の光学装置A2は、光透過樹脂部7を更に備える点において、光学装置A1とは異なり、その他についてはA1と同様である。図15~図17では、光透過樹脂部7を二点鎖線を用いて示している。
光透過樹脂部7は、基板1に配置されている。光透過樹脂部7は、基材1、光学素子41、主面導電層31、ワイヤ42、およびリフレクタ8を覆っている。光透過樹脂部7は、光を透過させる材料よりなる。光透過樹脂部7は、たとえば、光学素子41が発光素子である場合には、当該発光素子から放たれる光を透過させる材料よりなりうる。あるいは、光透過樹脂部7は、光学素子41が受光素子である場合には、当該受光素子が受光可能な光を透過させる材料よりなりうる。光透過樹脂部7を構成する樹脂としては、たとえば、透明あるいは半透明の、エポキシ樹脂、シリコーン樹脂、アクリル樹脂、および、ポリビニル系樹脂などが挙げられる。
光透過樹脂部7は、たとえば、一体成型されたものであってもよい(すなわち、一体物であってもよい)。光透過樹脂部7は、光学素子41からの光によって励起されることにより異なる波長の光を発する蛍光材料を含むものであってもよい。本実施形態では、樹脂部がいわゆる黒樹脂である場合と異なり、光透過樹脂部7にはフィラーが混入していない。光透過樹脂部7は、たとえば、モールド成形により形成されうる。
光透過樹脂部7は、第1光透過部位71および第2光透過部位72を有する。第1光透過部位71は、第2光透過部位72および基板1の間に位置している。第1光透過部位71は、光透過外面711Aと、光透過外面711Bと、光透過外面711Cと、光透過外面711Dと、を有する。
光透過外面711Aは、リフレクタ8のリフレクタ表面811と面一である。光透過外面711Bは、リフレクタ8のリフレクタ表面811と面一である。光透過外面711A、光透過外面711B、およびリフレクタ表面811には、光学装置A2の製造時において、金型の平坦面が押し当てられる。光透過外面711Cおよび光透過外面711D(2つの光透過外面)は互いに反対側を向く。光透過外面711Cは、平坦であり、第3リフレクタ外側面81Cおよび第3側面15Cと面一である。光透過外面711Dは、平坦であり、第4リフレクタ外側面81Dおよび第4側面15Dと面一である。これは、基板1となる基板100(後述)と、リフレクタ8となるリフレクタ800(後述)と、光透過樹脂部7となる光透過樹脂部700と、が同時にダイシングされるためである。
第2光透過部位72は、曲面721を有する。曲面721は、基板1から光学素子41に向かう方向に膨らんでいる。曲面721は、厚さ方向Z1視において、光学素子41に重なっている。
光学装置A2を製造するには、図14までは光学装置A1の製造方法と同様のプロセスを実行するとよい。図14以降は、図18に示すように、基板100に、光透過樹脂部700を金型成型により形成する。次に、図18に示した中間品を、線892に沿ってダイシングすることにより、光学装置A2が製造される。
本変形例によると、光学装置A1に関して述べた利点に加え、下記の利点を享受できる。
図17に示すように、光学装置A2においては、光透過外面711Cおよび第3リフレクタ外側面81Cは面一であり、光透過外面711Dおよび第4リフレクタ外側面81Dは面一である。このような構成によると、光学素子41が発光素子である場合には、当該発光素子から発せられ、光透過樹脂部7内を進む光より多くを、光透過外面711Cあるいは光透過外面711Dにおいて全反射させることができる。これにより、より多くの光を厚さ方向Z1に放つことが可能となる。逆に、光学素子41が受光素子である場合には、光学装置A2に向かって厚さ方向Z1に進んでくる光をより多く、当該受光素子が受けることができる。以上により、より高特性の光学装置A2が提供される。
<第1実施形態の第2変形例>
図19~図21を用いて、本開示の第1実施形態の第2変形例について説明する。
図19は、第1実施形態の第2変形例の光学素子の平面図である。図20は、図19のXX-XX線に沿う断面図である。図21は、第1実施形態の第2変形例の光学素子の底面図である。
本変形例の光学装置A3は、主面導電層、裏面導電層、第1導電部分、および第2導電部分の形状が、光学装置A2とは異なり、その他の点は同様である。
基材1は、主面11、裏面13、第1側面15A、第2側面15B、第3側面15C、および第4側面15Dを有する。
主面11および裏面13は、基材1の厚さ方向Z1において、離間しており、互いに反対側を向く。主面11および裏面13はともに、平坦である。
第1側面15Aおよび第2側面15Bは、第1方向X1に離間しており、互いに反対側を向く。第1側面15Aおよび第2側面15Bはともに、主面11および裏面13につながっている。第1側面15Aおよび第2側面15Bはともに、平坦である。
基板1には、第1凹部16Aおよび第2凹部16Bが形成されている。第1凹部16Aおよび第2凹部16Bはそれぞれ、第1側面15Aおよび第2側面15Bから基材1の内側に向け凹んでいる。第1凹部16Aおよび第2凹部16Bはともに、主面11から裏面13にわたって形成されている。本実施形態においては、第1凹部16Aおよび第2凹部16Bは、基材1の厚さ方向Z1視において、半円形状をなす。
第3側面15Cおよび第4側面15Dは、第2方向Y1に離間しており、互いに反対側を向く。第3側面15Cおよび第4側面15Dはともに、主面11および裏面13につながっている。第3側面15Cおよび第4側面15Dはともに、平坦である。
主面導電層31は、第1主面導電部311Aと、第2主面導電部312Aと、第1端縁部35Aと、第4主面導電部31Bと、第2端縁部35Bと、を含む。第1主面導電部311Aは、光学装置A1に関して述べた説明をできるので、ここでは説明を省略する。
第2主面導電部312Aは、第1方向X1に第1主面導電部311Aから延びている。図19に示すように、第1端縁部35Aは、第1凹部16Aの縁161Aに沿って延びている。本実施形態では、第1端縁部35Aは、半円環状である。第1端縁部35Aは、第2主面導電部312Aにつながっている。第2端縁部35Bは、第2凹部16Bの縁161Bに沿って延びている。本実施形態では、第2端縁部35Bは、半円環状である。第2端縁部35Bは、第4主面導電部31Bにつながっている。
第1導電部分37Aは、第1凹部16Aの内側面に形成され、且つ、第1端縁部35Aにつながっている。第2導電部分37Bは、第2凹部16Bの内側面に形成され、且つ、第2端縁部35Bにつながっている。光学装置A3が配線基板に実装された時には、第1導電部分37Aおよび第2導電部分37Bにはハンダが付着する。これにより、ハンダフィレットが形成される。
図21に示すように、裏面導電層38は、第1裏面導電部38Aおよび第2裏面導電部38Bを含む。
第1裏面導電部38Aは、第1導電部分37Aにつながっている。第1裏面導電部38Aは、縁381A~387Aを含む。縁381Aは、第1方向X1に沿って延びる。縁382Aは、第2方向Y1に沿って延び、縁381Aにつながっている。縁383Aは、第1方向X1に沿って延び、縁382Aにつながっている。縁384Aは、第2方向Y1に沿って延び、縁381Aにつながっている。縁384Aは、縁382Aよりも短い。縁385Aは、円弧状であり、縁384Aにつながっている。縁385Aは、基材1の裏面13の第1方向X1における端に至っている。縁386Aは、第2方向Y1に沿って延び、縁383Aにつながっている。縁386Aは、縁382Aよりも短い。縁387Aは、円弧状であり、縁386Aにつながっている。縁387Aは、基材1の裏面13の第1方向X1における端に至っている。
第2裏面導電部38Bは、第2導電部分37Bにつながっている。第2裏面導電部38Bは、縁381B~387Bを含む。縁381Bは、第1方向X1に沿って延びる。縁382Bは、第2方向Y1に沿って延び、縁381Bにつながっている。縁383Bは、第1方向X1に沿って延び、縁382Bにつながっている。縁384Bは、第2方向Y1に沿って延び、縁381Bにつながっている。縁384Bは、縁382Bよりも短い。縁385Bは、円弧状であり、縁384Bにつながっている。縁385Bは、基材1の裏面13の第1方向X1における端に至っている。縁386Bは、第2方向Y1に沿って延び、縁383Bにつながっている。縁386Bは、縁382Bよりも短い。縁387Bは、円弧状であり、縁386Bにつながっている。縁387Bは、基材1の裏面13の第1方向X1における端に至っている。
本実施形態によっても、光学装置A2で述べたのと同様の作用効果を奏する。
本開示は、上述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
本開示の第1実施形態は、以下の付記を含む。
[付記A1]
互いに反対側を向く主面および裏面を含む基板と、
第1主面導電部および第2主面導電部を含み、前記基板の前記主面に形成された主面導電層と、
前記基板の前記裏面に形成された裏面導電層と、
前記基板の厚さ方向視において前記第1主面導電部および前記裏面導電層に重なり且つ前記基板を貫通する第1導電部分と、
前記主面導電層に配置された光学素子と、
前記厚さ方向視において前記光学素子を囲む内側面を含み、前記基板に配置されたリフレクタと、を備え、
前記第1主面導電部には、前記光学素子が配置され、前記第2主面導電部は、前記厚さ方向視において前記第1主面導電部と前記リフレクタの前記内側面との間に位置し、
前記第2主面導電部は、前記厚さ方向視において、前記リフレクタの内側面から離間している、光学装置。
[付記A2]
前記光学素子および前記主面導電層に接しており、且つ、前記光学素子および前記主面導電層の間に介在している接合層を更に備える、付記A1に記載の光学装置。
[付記A3]
前記主面導電層は全領域にわたって、前記厚さ方向視において、前記内側面の内側に位置している、付記A1または付記A2に記載の光学装置。
[付記A4]
前記第1導電部分は、前記厚さ方向視において、前記内側面の内側に位置している、付記A1ないし付記A3のいずれかに記載の光学装置。
[付記A5]
前記第2主面導電部と前記内側面との離間距離は、前記第2主面導電部と前記第1主面導電部との離間距離よりも、小さい、付記A1ないし付記A4のいずれかに記載の光学装置。
[付記A6]
前記主面導電層は、前記第1主面導電部と前記第2主面導電部とにつながる第3主面導電部を含み、前記第3主面導電部は、前記厚さ方向視において、前記第1主面導電部と前記第2主面導電部の間に位置している、付記A1ないし付記A5のいずれかに記載の光学装置。
[付記A7]
前記第3主面導電部は、前記第1主面導電部から第1方向に沿って延びており、
前記第1方向および前記厚さ方向に直交する第2方向における、前記第3主面導電部の寸法は、前記第2方向における前記第1主面導電部の寸法よりも、小さい、付記A6に記載の光学装置。
[付記A8]
前記第2方向における、前記第3主面導電部の寸法は、前記第2方向における前記第2主面導電部の寸法よりも、小さい、付記A7に記載の光学装置。
[付記A9]
前記光学素子および前記主面導電層にボンディングされたワイヤを更に備え、
前記主面導電層は、前記ワイヤがボンディングされた第4主面導電部を含み、
前記第4主面導電部は、前記厚さ方向視において、前記リフレクタの前記内側面から離間している、付記A6ないし付記A8のいずれかに記載の光学装置。
[付記A10]
前記基板の厚さ方向視において前記第4主面導電部および前記裏面導電層に重なり且つ前記基板を貫通する第2導電部分を更に備え、
前記第2導電部分は、前記厚さ方向視において、前記内側面の内側に位置している、付記A9に記載の光学装置。
[付記A11]
前記裏面導電層は、第1裏面導電部および第2裏面導電部を含み、
前記第1裏面導電部は、前記厚さ方向視において前記第1導電部分と前記リフレクタとに重なっており、
前記第2裏面導電部は、前記厚さ方向視において前記第2導電部分と前記リフレクタとに重なっている、付記A10に記載の光学装置。
[付記A12]
前記基板は、互いに反対側を向く2つの側面を有し、
前記裏面導電層は、前記厚さ方向視において、前記基板の前記裏面と前記2つの側面の一方との境界から、前記基板の前記裏面と前記2つの側面の他方との境界に至っている、付記A1に記載の光学装置。
[付記A13]
前記リフレクタおよび前記基板は、互いに同一の材料を含む、付記A1ないし付記A12のいずれかに記載の光学装置。
[付記A14]
前記リフレクタは、光の透過を遮断する材料よりなる、付記A11ないし付記A13のいずれかに記載の光学装置。
[付記A15]
前記基板に配置された光透過樹脂部を更に備え、
前記光透過樹脂部は、互いに反対側を向く2つの光透過外面を有し、
前記リフレクタは、互いに反対側を向く2つのリフレクタ外側面を有し、
前記2つの光透過外面および前記2つのリフレクタ外側面はいずれも、前記基板の厚さ方向に直交しており、
前記2つの光透過外面は、前記2つのリフレクタ外側面と、それぞれ面一である、付記A1ないし付記A14のいずれかに記載の光学装置。
[付記A16]
前記光透過樹脂部は、前記基板から前記光学素子に向かう方向に膨らむ曲面を有する、付記A15に記載の光学装置。
1 基板
11 主面
13 裏面
15A 第1側面
15B 第2側面
15C 第3側面
15D 第4側面
161A 縁
161B 縁
16A 第1凹部
16B 第2凹部
31 主面導電層
311A 第1主面導電部
312A 第2主面導電部
313A 第3主面導電部
31B 第4主面導電部
34A 第1導電部分
34B 第2導電部分
35A 第1端縁部
35B 第2端縁部
37A 第1導電部分
37B 第2導電部分
38 裏面導電層
381AA 部位
381BB 部位
382AA 部位
382BB 部位
383AA 部位
383BB 部位
38A 第1裏面導電部
38B 第2裏面導電部
41 光学素子
42 ワイヤ
5 接合層
7 光透過樹脂部
700 光透過樹脂部
71 第1光透過部位
711A 光透過外面
711B 光透過外面
711C 光透過外面
711D 光透過外面
72 第2光透過部位
721 曲面
8 リフレクタ
800 リフレクタ
811 リフレクタ表面
812 リフレクタ裏面
81A 第1リフレクタ外側面
81B 第2リフレクタ外側面
81C 第3リフレクタ外側面
81D 第4リフレクタ外側面
83 内側面
83A 第1部位
83B 第2部位
83C 第3部位
83D 第4部位
89 接合層
A1 光学装置
A2 光学装置
A3 光学装置
L11 寸法
L12 寸法
L13 寸法
LA 距離
LB 距離
LC 距離
X1 第1方向
Y1 第2方向
Z1 厚さ方向
〔第2実施形態〕
図22~図29に基づき、本開示の第2実施形態にかかる半導体装置A10について説明する。半導体装置A10は、基板1、主面電極21、裏面電極22、中間電極23、配線29、半導体素子31、ワイヤ4、被覆材51および封止樹脂52を備える。なお、図22および図23は、理解の便宜上、封止樹脂52を透過して示している。これらの図において、透過した封止樹脂52の外形を想像線(二点鎖線)で示している。
これらの図に示す半導体装置A10は、半導体素子31が発光ダイオードであるLEDパッケージである。半導体装置A10は、対象となる配線基板に表面実装される形式のものである。図22および図23に示すように、基板1の厚さ方向z視(以下「平面視」という。)において、半導体装置A10は、矩形状である。ここで、説明の便宜上、基板1の厚さ方向z(以下、単に「厚さ方向z」という。)に対して直交する半導体装置A10の長手方向を第1方向xと呼ぶ。また、厚さ方向zおよび第1方向xの双方に対して直交する半導体装置A10の短手方向を第2方向yと呼ぶ。なお、本開示の「一方向」とは、第1方向xのことを指す。
基板1は、図22~図27に示すように、主面電極21、裏面電極22、中間電極23および配線29が配置され、かつ半導体素子31および封止樹脂52を支持する電気絶縁部材である。基板1は、たとえばガラスエポキシ樹脂やアルミナ(Al23)などから構成される。図22~図24に示すように、平面視における基板1は、第1方向xに延びる矩形状である。基板1は、主面11、裏面12および側面13を有する。
図22~図24、図26および図27に示すように、主面11は、一方の厚さ方向zを向く。主面11には、半導体素子31を搭載する主面電極21が配置されている。また、本実施形態では、主面11には、配線29および被覆材51が配置されている。
図22および図25~図27に示すように、裏面12は、他方の厚さ方向zを向く。このため、主面11および裏面12は、厚さ方向zにおいて互いに反対側を向く。裏面12には、半導体装置A10を対象となる配線基板に実装するための裏面電極22が配置されている。
図22~図27に示すように、側面13は、主面11および裏面12の双方に交差している。側面13は、第1方向xにおいて互いに離間した一対の第1領域131と、第2方向yにおいて互いに離間した一対の第2領域132とを有する。
図22~図25に示すように、凹部14は、側面13の一対の第1領域131の各々から、平面視において基板1の内方に凹むように形成されている。なお、側面13の一対の第2領域132には、凹部14が形成されていない。図24~図28に示すように、凹部14は、平面視において側面13から凹み、かつ厚さ方向zにおいて主面11および裏面12に到達した内側面141を有する。内側面141は、側面13から凹む第1領域141aと、第1領域141aから凹む第2領域141bとを有する。本実施形態では、第2方向yにおいて互いに離間した一対の第1領域141aの間に、第2領域141bが位置する。このため、本実施形態にかかる凹部14は、一対の第1領域141aと、第2領域141bとにより構成され、かつ厚さ方向zにおいて基板1を貫通する二重溝となっている。第1領域141aおよび第2領域141bは、ともに平面視において基板1の内方に向けて凹である曲面である。第2領域141bに、主面電極21と裏面電極22とを導通させる中間電極23が配置されている。中間電極23は、第1方向xにおいて互いに離間した第1中間電極231および第2中間電極232を含む。
主面電極21は、図22~図24および図27に示すように、主面11に配置された導電部材である。本実施形態では、主面電極21は、半導体素子31が搭載される第1主面電極211と、第1方向xにおいて第1主面電極211と離間する第2主面電極212とを含む。図28および図29に示すように、主面電極21は、Cu層201およびめっき層202を構成要素として含む。Cu層201は、Cuから構成され、かつ基板1に接する要素である。本実施形態では、Cu層201は、第1層201aおよび第2層201bを含む。このうち、第1層201aが、主面11に接している。第2層201bは、第1層201aを覆っている。第1層201aは、半導体装置A10の製造において基板1の主面11および裏面12の双方に貼り付けられた銅箔である。また、第2層201bは、無電解めっきにより形成されたものである。第2層201bは、凹部14の第2領域141bに中間電極23を配置するために必要となる。また、めっき層202は、Cu層201(ここでは第2層201b)を覆う金属層から構成される要素である。めっき層202は、たとえば互いに積層されたNi層、Pd層およびAu層から構成される。なお、めっき層202は、Ag層のみから構成される場合であってもよい。
図23および図24に示すように、第1主面電極211は、基部211a、搭載部211bおよび連結部211cを有する。基部211aは、主面11と内側面141の一方の領域(図24の左側に位置)との境界の一部に、その周縁の一部が位置する部分である。基部211aは、平面視において所定の幅を径方向に有する円弧状である。主面11と内側面141の第2領域141bとの境界に位置する基部211aの周縁に、第1中間電極231がつながっている。搭載部211bは、半導体素子31が搭載される部分である。搭載部211bは、その周縁が半導体素子31を囲む四辺を含んで構成されている。連結部211cは、基部211aと搭載部211bとを連結する部分である。連結部211cは、平面視において第1方向xに延びる帯状である。
図23および図24に示すように、第2主面電極212は、基部212aおよび端子部212bを有する。基部212aは、主面11と内側面141の他方の領域(図24の右側に位置)との境界の一部に、その周縁の一部が位置する部分である。第2方向yに沿った軸を対称軸としたとき、基部212aの形状は、基部211aの形状と線対称である。主面11と内側面141の第2領域141bとの境界に位置する基部212aの周縁に、第2中間電極232がつながっている。端子部212bは、半導体素子31に導通するワイヤ4が接続される部分である。端子部212bは、平面視において第1方向xに延びる帯状である。
図24に示すように、主面電極21の周縁は、主面11と側面13との境界よりも主面11の内方に位置する。また、主面11と内側面141の第1領域141aとの境界の一部に、主面電極21(第1主面電極211の基部211aおよび第2主面電極212の基部212a)の周縁の一部が位置する。
裏面電極22は、図22、図25および図27に示すように、裏面12に配置された導電部材である。裏面電極22は、第1方向xにおいて互いに離間した第1裏面電極221および第2裏面電極222を含む。裏面12と内側面141との境界の一部に、裏面電極22の周縁の一部が位置する。裏面12と内側面141の第2領域141bとの境界に位置する裏面電極22の周縁に、中間電極23がつながっている。具体的には、裏面12と一方の第2領域141b(図25の左側に位置)との境界に位置する第1裏面電極221の周縁に、第1中間電極231がつながっている。あわせて、裏面12と他方の第2領域141b(図25の右側に位置)との境界に位置する第2裏面電極222の周縁に、第2中間電極232がつながっている。また、図28に示すように、裏面電極22は、Cu層201およびめっき層202を構成要素として含む。裏面電極22の構成要素は、主面電極21の構成要素と同一である。このため、Cu層201の第1層201aが、裏面12に接している。
図25に示すように、裏面電極22の周縁は、裏面12と側面13との境界よりも裏面12の内方に位置する。また、裏面12と内側面141の第1領域141aとの境界の一部に、裏面電極22の周縁の一部が位置する。
中間電極23は、図22および図24~図27に示すように、内側面141の第2領域141bに配置された導電部材である。厚さ方向zにおいて、中間電極23の一端が主面電極21につながり、中間電極23の他端が裏面電極22につながっている。このため、中間電極23は、主面電極21と裏面電極22とを導通させる。また、図28に示すように、中間電極23は、Cu層201の第2層201bと、めっき層202とを構成要素として含む。第2層201bが、第2領域141bに接している。
図24~図26に示すように、中間電極23の周縁は、内側面141と側面13との境界よりも内側面141の内方に位置する。本実施形態では、中間電極23は、内側面141の第2領域141bに配置され、内側面141の第1領域141aには配置されない構成となっている。
配線29は、図22~図24に示すように、主面11に配置され、かつ主面電極21につながる導電部材である。配線29は、主面電極21とは異なる導電部材である。本実施形態では、第2方向yにおける第1主面電極211の連結部211cと、第2主面電極212の端子部212bとのそれぞれの両端に配線29がつながっている。配線29は、平面視において第2方向yに沿って延びる帯状である。配線29は、第2方向yにおいて互いに離間した主面11の一対の周縁に到達している。配線29の幅(第1方向xにおける長さ)は、端子部212bの幅(第2方向yにおける長さ)よりも短く設定されている。配線29は、図28に示すCu層201(第1層201aおよび第2層201b)と、めっき層202とを構成要素として含む。配線29の構成要素は、主面電極21および裏面電極22と同一である。配線29は、主面電極21、裏面電極22および中間電極23を構成するめっき層202を、電解めっきにより形成するために配置される。
半導体素子31は、半導体装置A10の機能の中枢となる部分である。図29に示すように、本実施形態にかかる半導体素子31は、p型半導体層31cおよびn型半導体層31dが互いに積層された発光素子である。本実施形態にかかる半導体素子31は、より具体的には発光ダイオードであるが、これ以外にVCSEL(Vertical Cavity Surface Emitting LASER)であってもよい。本実施形態にかかる半導体素子31には、p型半導体層31cおよびn型半導体層31dとの間には活性層31eが形成されており、半導体素子31は、活性層31eより光を発する。たとえば、半導体素子31が青色光を発する場合、p型半導体層31cおよびn型半導体層31dを構成する主要材料にGaN(窒化ガリウム)が用いられ、活性層31eを構成する材料にInGaN(窒化インジウムガリウム)が用いられる。なお、半導体素子31は、たとえばフォトダイオードなどの受光素子であってもよい。さらに、半導体素子31は、たとえばダイオードのような非光学素子であってもよい。
図29に示すように、半導体素子31は、主面11と同方向を向く素子主面31aと、素子主面31aとは反対側を向く素子裏面31bとを有する。素子主面31aは、n型半導体層31dの一部である。素子主面31aには、導電性を有するワイヤ4が接続される第2電極312が形成されている。このため、第2電極312が、半導体素子31のn側電極(カソード)に該当する。また、素子裏面31bは、p型半導体層31cに接する第1電極311の一部である。このため、第1電極311が、半導体素子31のp側電極(アノード)に該当する。半導体素子31が第1主面電極211の搭載部211bに搭載されたとき、素子裏面31bは第1主面電極211に対向する。あわせて、第1電極311は、導電性を有する接合層32を介して第1主面電極211に導通する。本実施形態にかかる接合層32は、たとえばAgを含むエポキシ樹脂を主剤とした合成樹脂(いわゆるAgペースト)から構成される。接合層32は、半導体素子31のダイボンディング材が硬化したものである。
ワイヤ4は、図23、図24および図27に示すように、半導体素子31と第2主面電極212とを導通させる導電部材である。ワイヤ4の一端は、半導体素子31の第2電極312に接続されている。ワイヤ4の他端は、第2主面電極212の端子部212bに接続されている。ワイヤ4は、たとえばAuから構成される。
被覆材51は、図22、図23、図26および図27に示すように、主面11に配置され、かつ平面視において凹部14の少なくとも一部に重なる電気絶縁部材である。被覆材51は、たとえばソルダ-レジストフィルムである。本実施形態では、被覆材51は、平面視において凹部14の全部と重なり、かつ第1主面電極211の基部211aと、第2主面電極212の基部212aとを覆っている。
封止樹脂52は、図26および図27に示すように、主面11に支持され、かつ半導体素子31を覆う部材である。図22、図23および図27に示すように、封止樹脂52は、平面視において第1方向xに互いに離間した一対の外縁521を有する。外縁521は、被覆材51に接し、かつ平面視において凹部14に重なる区間を有する。半導体素子31が発光素子(発光ダイオードなど)または受光素子(フォトダイオードなど)である場合、封止樹脂52は、透光性を有する合成樹脂である。当該合成樹脂は、たとえばシリコーン樹脂である。特に半導体素子31が発光ダイオードである場合、封止樹脂52には、蛍光体(図示略)が含有されていてもよい。たとえば、半導体素子31が青色光を発する場合、黄色の蛍光体を封止樹脂52に含有させることによって、半導体装置A10から白色光が出射される。また、半導体素子31が紫色の近紫外線を発する場合、赤色、青色および緑色の3色の蛍光体を封止樹脂52に含有させることによって、半導体装置A10から演色性が高い白色光が出射される。なお、半導体素子31が非光学素子(ダイオードなど)である場合、封止樹脂52は、たとえば黒色のエポキシ樹脂である。
次に、図30~図39に基づき、半導体装置A10の製造方法の一例について説明する。
図30~図39において示される基材81(詳細は後述)の厚さ方向z、第1方向xおよび第2方向yは、図22~図29において示される厚さ方向z、第1方向xおよび第2方向yに相当する。また、図32の断面位置および範囲は、図31と同一である。
最初に、図30および図31に示すように、厚さ方向zにおいて互いに反対側を向く主面811および裏面812を有する基材81に、厚さ方向zに貫通する孔813を複数形成する。図30に示すように、基材81において想像線(二点鎖線)で囲まれた領域が、半導体装置A10の基板1に相当する。基材81は、たとえばガラスエポキシ樹脂から構成される。孔813は、たとえばドリルやレーザにより形成される。図31に示すように、孔813は、主面811および裏面812の双方に交差する内周面813aを有する。本実施形態では、主面811および裏面812には、導電性を有するCu箔層821が形成されている。Cu箔層821が、半導体装置A10のCu層201の第1層201aに相当する。Cu箔層821は、プレスにより主面811および裏面812にCu箔を圧着することにより形成することができる。なお、Cu箔層821の形成は、省略してもよい。
次いで、基材81に導電層82を形成する。導電層82が、半導体装置A10の主面電極21、裏面電極22および中間電極23に相当する。導電層82を形成する工程では、下地層822を形成する工程と、下地層822の一部を除去する工程と、めっき層823を形成する工程とを含む。
まず、図32に示すように、主面811と、裏面812と、孔813の内周面813aとに、導電性を有する下地層822を形成する。下地層822が、半導体装置A10のCu層201の第2層201bに相当する。下地層822は、無電解めっきによりCuを析出させることによって形成される。下地層822を形成したとき、孔813の内周面813aは下地層822により覆われる。また、主面811および裏面812においては、Cu箔層821が下地層822に覆われる。Cu箔層821の形成を省略した場合は、主面811および裏面812は、孔813の内周面813aと同じく下地層822に覆われる。
次いで、下地層822の一部を除去する。下地層822の一部を除去する工程では、下地層822のパターニングを行う工程と、一対の補助孔814を基材81に形成する工程とを含む。
まず、図33に示すように、下地層822のパターニングを行う。パターニングの手法は、たとえばウェットエッチングである。この場合、たとえばH2SO4(硫酸)およびH22(過酸化水素)の混合溶液がエッチング液として適用される。下地層822のパターニングは、主面811および裏面812に形成されたCu箔層821および下地層822を対象とする。孔813の内周面813aに形成された下地層822は、パターニングの対象外である。このとき、主面811および裏面812に形成されたCu箔層821および下地層822には、一対の切欠部822aが複数形成される。一対の切欠部822aは、第2方向yにおける孔813の両側に形成され、かつ第2方向yにおいて孔813と離間している。
次いで、図34および図35に示すように、孔813につながり、かつ基材81を貫通する一対の補助孔814を複数形成する。一対の補助孔814は、平面視において孔813の中心を通る線L(図34において示される一点鎖線)が延びる方向(第2方向y)における孔813の両側に形成する。この場合において、各々の補助孔814の中心が線Lを通るようにする。各々の補助孔814の直径は、孔813の直径よりも小となるようにする。一対の補助孔814の形成に伴い、一対の切欠部822aが消失する。
図33~図35に示す工程を経ることによって、下地層822の一部の除去が完了する。このとき、図34に示すように、主面811および裏面812に形成されたCu箔層821および下地層822の周縁が、平面視において線Lに対して離間している。また、図35に示すように、孔813の内周面813aにつながる一対の補助孔814の内周面814aには、下地層822が形成されていない。このため、孔813の内周面813aに形成された下地層822の周縁も、平面視において線Lに対して離間している。
次いで、図36および図37に示すように、下地層822を覆うめっき層823を形成する。めっき層823が、半導体装置A10のめっき層202に相当する。めっき層823は、電解めっきにより金属層を析出することによって形成される。当該金属層は、たとえば互いに積層されたNi層、Pd層およびAu層である。あるいは、当該金属層は、Ag層であってもよい。ここで、電解めっきは、第2方向yに沿って延びる配線82aを導電経路とすることにより行うことができる。配線82aが、半導体装置A10の配線29に相当する。配線82aは、第2方向yにおいて主面811に形成されたCu箔層821および下地層822を相互に連結している。配線82aは、主面811に位置する導電層82と同時に形成される。
図32~図37に示す工程を経ることよって、導電層82の形成が完了する。主面811に形成された導電層82が、半導体装置A10の主面電極21および配線29に相当する。裏面812に形成された導電層82が、半導体装置A10の裏面電極22に相当する。孔813の内周面813aに形成された導電層82が、半導体装置A10の中間電極23に相当する。
次いで、図38に示すように、平面視において孔813および一対の補助孔814に重なる被覆材851を主面811に配置する。被覆材851が、半導体装置A10の被覆材51に相当する。被覆材851を配置した後、主面811に形成された導電層82に半導体素子83をダイボンディングにより搭載する。半導体素子83が、半導体装置A10の半導体素子31に相当する。半導体素子83を搭載した後、半導体素子83と、主面811に形成され、かつ第1方向xにおいて半導体素子83が搭載された導電層82とは離間する導電層82と、を接続するワイヤ84をワイヤボンディングにより形成する。ワイヤ84が、半導体装置A10のワイヤ4に相当する。
次いで、図39に示すように、半導体素子83を覆う封止樹脂852を形成する。封止樹脂852が、半導体装置A10の封止樹脂52に相当する。封止樹脂852は、たとえばトランスファモールド成形により形成される。封止樹脂852を形成した後、基材81および封止樹脂52を切断線CL(図39において示される一点鎖線)に沿って切断(ダイシング)することによって、基材81を個片に分割する。切断線CLは、第1方向xおよび第2方向yに沿った格子状に設定される。第1方向xに沿った切断線CLにおいては、基材81および封止樹脂52とともに、配線82aが切断される。第2方向yに沿った切断線CLは、孔813および一対の補助孔814の各中心を通過するように設定される。第2方向yに沿った切断線CLにおいては、基材81のみが切断される。したがって、本工程では、導電層82は、切断線CLに沿って全く切断されない。本工程により分割された各々の個片が半導体装置A10となる。このとき、基材81に形成された孔813および一対の補助孔814が、半導体装置A10の凹部14に相当する。以上の工程を経ることによって、半導体装置A10が製造される。
次に、半導体装置A10の作用効果について説明する。
半導体装置A10の基板1には、側面13から凹み、かつ主面11および裏面12に到達した内側面141を有する凹部14が形成されている。内側面141には、主面11に配置された主面電極21と、裏面12に配置された裏面電極22とを導通させる中間電極23が配置されている。この場合において、主面電極21の周縁は、主面11と側面13との境界よりも主面11の内方に位置し、裏面電極22の周縁は、裏面12と側面13との境界よりも裏面12の内方に位置する。このような構成をとることによって、図39に示す工程において基材81を切断した際、個片となった半導体装置A10の主面電極21および裏面電極22の周縁には、基材81の切断に起因した金属バリが発生しない。したがって、半導体装置A10によれば、半導体装置A10の小型化を図った場合であっても、見栄えの悪化や実装性の低下の要因となる電極(主面電極21および裏面電極22)の金属バリの発生回避が可能となる。
中間電極23の周縁は、内側面141と側面13との境界よりも内側面141の内方に位置する。本実施形態では、中間電極23は、内側面141の第2領域141bにのみ配置される構成となっている。半導体装置A10を対象となる配線基板に実装した際、中間電極23は、半田フィレットの形成を促す重要な部分となる。このような構成をとることによって、図39に示す工程において基材81を切断した際、主面電極21および裏面電極22と同じく、中間電極23の周縁には、基材81の切断に起因した金属バリが発生しない。このことは、半導体装置A10の見栄えや実装性をより向上させる上で好適である。
半導体装置A10では、主面11と内側面141の第1領域141aとの境界の一部に、主面電極21の周縁の一部が位置し、かつ裏面12と内側面141の第1領域141aとの境界の一部に、裏面電極22の周縁の一部が位置する構成となっている。このような構成をとることによって、図33に示す工程において下地層822のパターニングを行った際、平面視において孔813の周縁の全周が導電層82により囲まれた状態にすることができる。このことは、孔813の内周面813aに形成された下地層822がパターニングにより不当に除去されないことを意味する。したがって、半導体装置A10の製造において、内周面813aに形成された導電層82(半導体装置A10の中間電極23)に欠損が生じることを回避することができる。
半導体装置A10の凹部14の内側面141において、第1領域141aおよび第2領域141bは、ともに曲面である。このことは、図30および図34に示す工程において基材81に孔813および一対の補助孔814を形成する際、これらがドリルやレーザを用いて容易に形成することができることを意味する。
半導体装置A10の製造において、図32に示すように、孔813の内周面813aに位置する下地層822は、無電解めっきにより形成することができる。このため、内周面813aにおいても導電層82(半導体装置A10の中間電極23)を適切に形成することができる。
半導体装置A10は、主面11に配置され、かつ平面視において凹部14の少なくとも一部に重なる被覆材51を備える。このような構成をとることによって、図39に示す工程において封止樹脂52を形成した際、孔813および一対の補助孔814に封止樹脂52が流入することを防止できる。このことは、被覆材51によって、半導体装置A10の中間電極23に封止樹脂52が付着することを回避されることを意味する。たとえば、図22、図23および図27に示すように、封止樹脂52の外縁521は、被覆材51に接し、かつ平面視において凹部14に重なる区間を有することは、中間電極23に封止樹脂52が付着することが回避された結果を表している。したがって、被覆材51を備えることによって、中間電極23を半導体装置A10の外部に露出させることができる。
図40は、リフロー方式により半導体装置A10を配線基板61に実装したときの状態を示す断面図である。図40の断面位置は、図27の断面位置と同一である。半導体装置A10を配線基板61に実装したとき、裏面電極22と配線基板61との間に導電接合層62が介在する。導電接合層62は、たとえばクリーム半田から構成される。導電接合層62は、裏面電極22に加え、中間電極23にも接する。中間電極23に接する導電接合層62には、第1方向xに対して傾斜したフィレットが形成されている。中間電極23は、当該フィレットの形成を促す効果があり、これにより配線基板61に対する半導体装置A10の実装強度の向上を図ることができる。
〔第3実施形態〕
図41~図45に基づき、本開示の第3実施形態にかかる半導体装置A20について説明する。これらの図において、先述した半導体装置A10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。なお、図41は、理解の便宜上、封止樹脂52を透過して示しており、透過した封止樹脂52の外形を想像線で示している。
半導体装置A20は、主面電極21の構成と、半導体素子31の構造形式とが先述した半導体装置A20と異なる。半導体装置A20は、半導体装置A10と同じく、半導体素子31が発光ダイオードであるLEDパッケージである。
本実施形態では、図41および図42に示すように、主面電極21は、第1方向xにおいて互いに離間する第1主面電極213および第2主面電極214を含む。半導体素子31は、第1主面電極213および第2主面電極214の双方に搭載されている。なお、主面電極21がCu層201(第1層201aおよび第2層201b)およびめっき層202から構成されていることは、半導体装置A10の主面電極21と同一である。
図41および図42に示すように、第1主面電極213は、基部213a、搭載部213bおよび連結部213cを有する。基部213aは、主面11と内側面141の一方の領域(図42の左側)との境界の一部に、その周縁の一部が位置する部分である。基部213aは、平面視において所定の幅を径方向に有する円弧状である。主面11と内側面141の第2領域141bとの境界に位置する基部213aの周縁に、第1中間電極231がつながっている。搭載部213bは、半導体素子31が搭載される部分である。搭載部213bは、平面視において第2方向yに延びる帯状である。連結部213cは、基部213aと搭載部213bとを連結する部分である。連結部213cは、平面視において第1方向xに延びる帯状である。
図41および図42に示すように、第2主面電極214は、基部214a、搭載部214bおよび連結部214cを有する。第2方向yに沿った軸を対称軸としたとき、第2主面電極214の形状は、第1主面電極213の形状と線対称の関係となっている。基部214aは、第1主面電極213の基部213aに対応している。主面11と内側面141の第2領域141bとの境界に位置する基部214aの周縁に、第2中間電極232がつながっている。搭載部214bは、第1主面電極213の搭載部213bに対応している。搭載部214bに、半導体素子31が搭載される。連結部214cは、第1主面電極213の連結部213cに対応している。連結部214cは、基部214aと搭載部214bとを連結している。
本実施形態では、図41~図45に示すように、主面11に対向する半導体素子31の素子裏面31bには、第1電極311および第2電極312が形成されている。第1電極311は、半導体素子31を構成するp型半導体層(図示略)に導通している。第2電極312は半導体素子31を構成するn型半導体層(図示略)に導通している。したがって、本実施形態にかかる半導体素子31は、いわゆるフリップチップである。第1電極311は、導電性を有する接合層32を介して第1主面電極213に導通する。第2電極312は、接合層32を介して第2主面電極214に導通する。本実施形態にかかる接合層32は、たとえば半田ペーストから構成される。接合層32は、当該半田ペーストがリフローを経て硬化したものである。したがって、本実施形態では、ワイヤ4は省略されている。
次に、半導体装置A20の作用効果について説明する。
半導体装置A20は、半導体装置A10と同じく、主面電極21、裏面電極22および中間電極23を備えている。主面電極21の周縁は、主面11と側面13との境界よりも主面11の内方に位置し、裏面電極22の周縁は、裏面12と側面13との境界よりも裏面12の内方に位置する。したがって、半導体装置A20によっても、半導体装置A10の小型化を図った場合であっても、見栄えの悪化や実装性の低下の要因となる電極(主面電極21および裏面電極22)の金属バリの発生回避が可能となる。
本実施形態にかかる半導体素子31は、いわゆるフリップチップであるため、半導体装置A20では、ワイヤ4が省略されている。このため、ワイヤ4を配置するためのスペースが不要となることから、パッケージの寸法を半導体装置A10における寸法と同一としたとき、たとえば輝度向上のために半導体素子31をより大型化にすることができる。あるいは、半導体素子31の寸法を半導体装置A10における寸法と同一とすれば、半導体装置A20のパッケージの寸法をより小型化にすることができる。
本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
上記開示の第2、第3実施形態は、以下の付記を含む。
[付記B1]
厚さ方向において互いに反対側を向く主面および裏面と、前記主面および前記裏面の双方に交差する側面と、を有する基板であって、前記側面から凹み、かつ前記主面および前記裏面に到達した内側面を有する凹部が形成された基板と、
前記主面に配置された主面電極と、
前記裏面に配置された裏面電極と、
前記内側面に配置され、かつ前記主面電極と前記裏面電極とを導通させる中間電極と、
前記主面電極に搭載された半導体素子と、を備え、
前記主面電極の周縁は、前記主面と前記側面との境界よりも前記主面の内方に位置し、
前記裏面電極の周縁は、前記裏面と前記側面との境界よりも前記裏面の内方に位置する、半導体装置。
[付記B2]
前記中間電極の周縁は、前記内側面と前記側面との境界よりも前記内側面の内方に位置する、付記B1に記載の半導体装置。
[付記B3]
前記内側面は、前記側面から凹む第1領域と、前記第1領域から凹む第2領域と、を有し、
前記中間電極は、前記第2領域に配置されている、付記B2に記載の半導体装置。
[付記B4]
前記第1領域および前記第2領域は、ともに曲面である、付記B3に記載の半導体装置。
[付記B5]
前記主面と前記第1領域との境界の一部に、前記主面電極の周縁の一部が位置し、
前記裏面と前記第1領域との境界の一部に、前記裏面電極の周縁の一部が位置する、付記B3または4に記載の半導体装置。
[付記B6]
前記側面は、前記厚さ方向に対して直交する一方向において互いに離間した一対の領域を有し、
前記凹部は、各々の当該領域から凹むように形成されている、付記B1ないし5のいずれかに記載の半導体装置。
[付記B7]
前記主面電極は、前記半導体素子が搭載される第1主面電極と、前記一方向において前記第1主面電極と離間する第2主面電極と、を含み、
前記半導体素子と前記第2主面電極とを導通させるワイヤをさらに備える、付記B6に記載の半導体装置。
[付記B8]
前記半導体素子は、前記主面と同方向を向く素子主面と、前記素子主面とは反対側を向く素子裏面と、を有し、
前記素子裏面は、導電性を有する接合層を介して前記第1主面電極に導通する第1電極の一部であり、
前記素子主面には、前記ワイヤが接続される第2電極が形成されている、付記B7に記載の半導体装置。
[付記B9]
前記主面電極は、前記一方向において互いに離間する第1主面電極および第2主面電極を含み、
前記半導体素子は、前記第1主面電極および前記第2主面電極の双方に搭載されている、付記B6に記載の半導体装置。
[付記B10]
前記半導体素子は、前記主面に対向する素子裏面を有し、
前記素子裏面には、導電性を有する接合層を介して前記第1主面電極に導通する第1電極と、前記接合層を介して前記第2主面電極に導通する第2電極と、が形成されている、付記B9に記載の半導体装置。
[付記B11]
前記主面電極と、前記裏面電極と、前記中間電極と、は、いずれも前記基板に接するCu層を構成要素として含む、付記B1ないし10のいずれかに記載の半導体装置。
[付記B12]
前記半導体素子は、発光ダイオードであり、
透光性を有し、かつ前記半導体素子を覆う封止樹脂をさらに備える、付記B1ないし11のいずれかに記載の半導体装置。
[付記B13]
前記封止樹脂には、蛍光体が含有されている、付記B12に記載の半導体装置。
[付記B14]
前記主面に配置され、かつ前記基板の厚さ方向視において前記凹部の少なくとも一部に重なる被覆材をさらに備える、付記B12または13に記載の半導体装置。
[付記B15]
厚さ方向において互いに反対側を向く主面および裏面を有する基材に、前記厚さ方向に貫通する孔を形成することと、
前記主面と、前記裏面と、前記孔の内周面と、に導電性を有する下地層を形成することと、
前記下地層の一部を除去することと、を備え、
前記下地層の一部を除去することは、前記主面および前記裏面に形成された前記下地層の周縁が、前記基材の厚さ方向視において前記孔の中心を通る線に対して離間するように、前記下地層の一部を除去することを含む、半導体装置の製造方法。
[付記B16]
前記下地層の一部を除去することは、前記基材の厚さ方向視において前記孔の中心を通る線が延びる方向の両側に、前記孔につながる一対の補助孔を前記基材に形成することを含む、付記B15に記載の半導体装置の製造方法。
[付記B17]
前記下地層を形成することは、無電解めっきにより前記孔の内周面に前記下地層を形成することを含む、付記B15または16に記載の半導体装置の製造方法。
A10,A20:半導体装置
1:基板
11:主面
12:裏面
13:側面
131:第1領域
132:第2領域
14:凹部
141:内側面
141a:第1領域
141b:第2領域
21:主面電極
211:第1主面電極
211a:基部
211b:搭載部
211c:連結部
212:第2主面電極
212a:基部
212b:端子部
213:第1主面電極
213a:基部
213b:搭載部
213c:連結部
214:第2主面電極
214a:基部
214b:搭載部
214c:連結部
22:裏面電極
221:第1裏面電極
222:第2裏面電極
23:中間電極
231:第1中間電極
232:第2中間電極
29:配線
201:Cu層
201a:第1層
201b:第2層
202:めっき層
31:半導体素子
31a:素子主面
31b:素子裏面
31c:p型半導体層
31d:n型半導体層
31e:活性層
311:第1電極
312:第2電極
32:接合層
4:ワイヤ
51:被覆材
52:封止樹脂
521:外縁
61:配線基板
62:導電接合層
81:基材
811:主面
812:裏面
813:孔
813a:内周面
814:補助孔
814a:内周面
82:導電層
82a:配線
821:Cu箔層
822:下地層
822a:切欠部
823:めっき層
83:半導体素子
84:ワイヤ
851:被覆材
852:封止樹脂
L:線
CL:切断線
z:厚さ方向
x:第1方向
y:第2方向

Claims (20)

  1. 主面と、裏面と、前記主面および前記裏面をつなぐ側面と、を有する基板であって、平面視において前記側面から凹み、かつ前記主面から前記裏面まで延びる内側面を有する凹部が形成された基板と、
    前記主面に配置された主面電極と、
    前記裏面に配置された裏面電極と、
    前記凹部の前記内側面に配置され、かつ前記主面電極と前記裏面電極とを導通させる中間電極と、
    前記主面電極に搭載された半導体素子と、を備え、
    平面視において、前記主面電極は、前記主面と前記側面との境界よりも前記主面の内方に位置する周縁を有しており、
    前記裏面電極は、前記裏面と前記側面との境界よりも前記裏面の内方に位置する周縁を有している、半導体装置。
  2. 平面視において、前記中間電極は、前記凹部の前記内側面と前記基板の前記側面との境界よりも前記凹部の内方に位置する周縁を有している、請求項1に記載の半導体装置。
  3. 前記凹部の前記内側面は、前記基板の前記側面から凹む第1領域と、前記第1領域から凹む第2領域と、を有し、
    前記中間電極は、前記第2領域に配置されている、請求項1または2に記載の半導体装置。
  4. 前記第1領域は、前記中間電極から露出している、請求項3に記載の半導体装置。
  5. 前記第1領域および前記第2領域は、各々、曲面である、請求項3または4に記載の半導体装置。
  6. 平面視において、前記第2領域の曲率半径は、前記第1領域の曲率半径よりも大である、請求項5に記載の半導体装置。
  7. 平面視において、前記主面と前記第1領域との境界の一部に、前記主面電極の前記周縁の一部が重なり、
    平面視において、前記裏面と前記第1領域との境界の一部に、前記裏面電極の前記周縁の一部が重なる、請求項3ないし6のいずれかに記載の半導体装置。
  8. 平面視において、前記基板の前記側面は、互いに離間した一対の領域を有し、
    前記凹部は、前記一対の領域の各々から凹んでいる、請求項1ないし7のいずれかに記載の半導体装置。
  9. ワイヤをさらに備えており、
    前記主面電極は、前記半導体素子が搭載された第1主面電極と、前記第1主面電極から離間した第2主面電極と、を含み、
    前記ワイヤは、前記半導体素子と前記第2主面電極とを互いに導通させる、請求項1に記載の半導体装置。
  10. 導電性の接合層をさらに備えており、
    前記半導体素子は、素子主面と、前記素子主面とは反対側の素子裏面と、を有し、
    前記素子裏面は、前記接合層を介して前記第1主面電極に導通しており、
    前記素子主面には、前記ワイヤが接続される電極が形成されている、請求項9に記載の半導体装置。
  11. 前記主面電極、前記裏面電極および前記中間電極は、各々、前記基板に接するCu層を含んでいる、請求項1ないし10のいずれかに記載の半導体装置。
  12. 透光性の封止樹脂をさらに備えており、
    前記半導体素子は、発光ダイオードであり、前記封止樹脂は、前記発光ダイオードを覆っている、請求項1ないし11のいずれかに記載の半導体装置。
  13. 前記封止樹脂は、蛍光体を含有している、請求項12に記載の半導体装置。
  14. 前記基板の前記主面に配置された被覆材をさらに備えており、
    平面視において、前記被覆材は、前記凹部の少なくとも一部に重なっている、請求項12または13のいずれかに記載の半導体装置。
  15. 前記被覆材は、平面視において長状の矩形であり、かつ前記基板の前記側面に面一状の端面を有している、請求項14に記載の半導体装置。
  16. 前記半導体素子は、前記被覆材から露出している、請求項14に記載の半導体装置。
  17. 前記被覆材の厚さは、前記基板の厚さよりも小さい、請求項14に記載の半導体装置。
  18. 前記封止樹脂の一部は、前記被覆材の上面に接している、請求項14ないし17のいずれかに記載の半導体装置。
  19. 前記封止樹脂は、シリコーン樹脂またはエポキシ樹脂のいずれか一方からなり、
    前記被覆材は、ソルダーレジストからなる、請求項18に記載の半導体装置。
  20. 平面視において、前記封止樹脂は、前記基板の前記側面から前記半導体素子側に離間した直線状の外縁を有している、請求項18に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559723B2 (en) * 2017-08-25 2020-02-11 Rohm Co., Ltd. Optical device

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0837251A (ja) * 1994-07-21 1996-02-06 Murata Mfg Co Ltd 積層電子部品およびその製造方法
JPH08330637A (ja) * 1995-06-02 1996-12-13 Stanley Electric Co Ltd 表面実装型発光ダイオード
JPH0936432A (ja) * 1995-07-17 1997-02-07 Sharp Corp 横発光型ledおよびその製造方法
JPH10135492A (ja) * 1996-10-29 1998-05-22 Citizen Electron Co Ltd スルーホール電極付き電子部品およびその製造方法
JPH1126639A (ja) * 1997-07-09 1999-01-29 Ngk Spark Plug Co Ltd 配線基板集合体及びこれから得られた配線基板
JP2001352102A (ja) * 2000-06-07 2001-12-21 Matsushita Electric Ind Co Ltd 光半導体装置
CN2929969Y (zh) * 2006-06-27 2007-08-01 亿光电子工业股份有限公司 横向发光二极管装置
JP2012186450A (ja) * 2011-02-16 2012-09-27 Rohm Co Ltd Ledモジュール
US20120256219A1 (en) * 2011-04-11 2012-10-11 Advanced Optoelectronic Technology, Inc. Light emitting diode package and method of manufacturing the same
JP2013171912A (ja) * 2012-02-20 2013-09-02 Stanley Electric Co Ltd 発光装置
JP2014216329A (ja) * 2013-04-22 2014-11-17 E&E Japan株式会社 チップledの製造方法
JP2015115432A (ja) * 2013-12-11 2015-06-22 ローム株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1759492B (zh) * 2003-03-10 2010-04-28 丰田合成株式会社 固体元件装置的制造方法
US20080025030A9 (en) * 2003-09-23 2008-01-31 Lee Kong W Ceramic packaging for high brightness LED devices
US7256483B2 (en) * 2004-10-28 2007-08-14 Philips Lumileds Lighting Company, Llc Package-integrated thin film LED
JP4996101B2 (ja) * 2006-02-02 2012-08-08 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2008053290A (ja) * 2006-08-22 2008-03-06 Rohm Co Ltd 光半導体装置およびその製造方法
US8049230B2 (en) * 2008-05-16 2011-11-01 Cree Huizhou Opto Limited Apparatus and system for miniature surface mount devices
US8207554B2 (en) * 2009-09-11 2012-06-26 Soraa, Inc. System and method for LED packaging
WO2012050110A1 (ja) * 2010-10-12 2012-04-19 ローム株式会社 Ledモジュール
JP4870233B1 (ja) 2011-02-14 2012-02-08 E&E Japan株式会社 チップled
US9618712B2 (en) * 2012-02-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Optical bench on substrate and method of making the same
JP2014207313A (ja) * 2013-04-12 2014-10-30 セイコーエプソン株式会社 電子部品、電子機器、および移動体
JP6318004B2 (ja) * 2014-05-27 2018-04-25 ローム株式会社 Ledモジュール、ledモジュールの実装構造
US10559723B2 (en) * 2017-08-25 2020-02-11 Rohm Co., Ltd. Optical device
US10535812B2 (en) * 2017-09-04 2020-01-14 Rohm Co., Ltd. Semiconductor device

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0837251A (ja) * 1994-07-21 1996-02-06 Murata Mfg Co Ltd 積層電子部品およびその製造方法
JPH08330637A (ja) * 1995-06-02 1996-12-13 Stanley Electric Co Ltd 表面実装型発光ダイオード
JPH0936432A (ja) * 1995-07-17 1997-02-07 Sharp Corp 横発光型ledおよびその製造方法
JPH10135492A (ja) * 1996-10-29 1998-05-22 Citizen Electron Co Ltd スルーホール電極付き電子部品およびその製造方法
JPH1126639A (ja) * 1997-07-09 1999-01-29 Ngk Spark Plug Co Ltd 配線基板集合体及びこれから得られた配線基板
JP2001352102A (ja) * 2000-06-07 2001-12-21 Matsushita Electric Ind Co Ltd 光半導体装置
CN2929969Y (zh) * 2006-06-27 2007-08-01 亿光电子工业股份有限公司 横向发光二极管装置
JP2012186450A (ja) * 2011-02-16 2012-09-27 Rohm Co Ltd Ledモジュール
US20120256219A1 (en) * 2011-04-11 2012-10-11 Advanced Optoelectronic Technology, Inc. Light emitting diode package and method of manufacturing the same
JP2013171912A (ja) * 2012-02-20 2013-09-02 Stanley Electric Co Ltd 発光装置
JP2014216329A (ja) * 2013-04-22 2014-11-17 E&E Japan株式会社 チップledの製造方法
JP2015115432A (ja) * 2013-12-11 2015-06-22 ローム株式会社 半導体装置

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