JPH08340051A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08340051A
JPH08340051A JP7143730A JP14373095A JPH08340051A JP H08340051 A JPH08340051 A JP H08340051A JP 7143730 A JP7143730 A JP 7143730A JP 14373095 A JP14373095 A JP 14373095A JP H08340051 A JPH08340051 A JP H08340051A
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film
silicon nitride
nitride film
semiconductor device
transistor
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JP7143730A
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Teruo Asaumi
輝雄 浅海
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Abstract

(57)【要約】 （修正有） 【目的】 ＭＯＳトランジスタの微細化を図るため当該
製造プロセスにおけるフォトリソグラフィー技術をトラ
ンジスタ特性に対して最大限に生かし得る半導体装置の
製造方法を提供する。 【構成】 アクティブトランジスタ１１およびフィール
ドシールド絶縁分離トランジスタ１２の上方にポリシリ
コン膜１６、シリコン窒化膜１７を形成し、シリコン窒
化膜１７を最小加工寸法でパターニングした後、シリコ
ン窒化膜１７のパターンをマスクとしてポリシリコン膜
１６を酸化する。ついで、シリコン窒化膜１７を除去し
た後、ポリシリコン膜１６の酸化により形成された酸化
膜２１をマスクとしてポリシリコン膜１６をエッチング
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ポリシリコンを用いた
セルフアラインコンタクト技術を用いる半導体装置の製
造方法、一例として素子分離手段としてのフィールドシ
ールド絶縁分離トランジスタを有する半導体装置等の製
造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路における素子分離技術と
して、近年、フィールドシールド素子分離技術が注目さ
れてきている。フィールドシールド素子分離技術とは、
ＣＭＯＳに適用した場合、アクティブトランジスタ間に
フィールドシールドゲートを形成し、このフィールドシ
ールドゲートに対してＰチャンネル側、Ｎチャンネル側
それぞれに対応する電位（例えばＰチャンネル側に電源
電位、Ｎチャンネル側に接地電位）を印加することによ
りフィールドシールド絶縁分離トランジスタの遮断状態
を維持して、アクティブトランジスタ同士の電気的分離
を行なうものである。
【０００３】すなわち、フィールドシールド素子分離構
造においては、フィールドシールドゲートとその両側の
アクティブトランジスタの拡散層を１つのＭＯＳ構造と
みなすことができる（以下、このＭＯＳ構造をフィール
ドシールド絶縁分離トランジスタと称する）。このフィ
ールドシールド絶縁分離トランジスタを有する半導体装
置において、拡散層へのコンタクトのためには、コンタ
クトホール内の電極とフィールドシールドゲートのショ
ートを防止するため、ポリシリコン等のパッドを用いた
セルフアラインコンタクト技術を用いることが必要とな
る。
【０００４】図２は、従来の製造方法におけるセルフア
ラインコンタクト用ポリシリコンパッド形成工程の手順
を示す図である。まず、図２（ａ）に示すように、アク
ティブトランジスタ１およびフィールドシールド絶縁分
離トランジスタ２を形成し、これらを覆う絶縁膜３を形
成した後、異方性エッチングにより拡散層４、４表面の
一部を露出させるとともにアクティブトランジスタ１の
ゲート側壁酸化膜５、５を形成する。ついで、図２
（ｂ）に示すように、その上方にポリシリコン膜６を形
成した後、図２（ｃ）に示すように、ポリシリコン膜６
上にレジストパターン７、７を形成する。そして、図２
（ｄ）に示すように、そのレジストパターン７をマスク
としてポリシリコン膜６をエッチングし、レジストパタ
ーン７を除去すると、残ったポリシリコン膜９、９がコ
ンタクトパッドとなる。
【０００５】
【発明が解決しようとする課題】上記セルフアラインコ
ンタクト用ポリシリコンパッドの形成工程においては、
ポリシリコンパッド９の形成後に基板（拡散層４）が露
出することのないようにポリシリコン膜６をゲート電極
８上でエッチングする必要がある。このため、図２
（ｄ）に示すように、ゲート電極８の長さＬg’ は、ポ
リシリコンパッド９の加工寸法Ｄ’と、ゲート電極８に
対するレジストパターン７のアライメント余裕２Ｍを加
えた寸法以上でなければならない。
【０００６】そこで、ＭＯＳトランジスタの微細化を図
る目的で当該製造プロセスにおけるフォトリソグラフィ
ー技術の最小加工寸法Ｌmin をこのポリシリコンパッド
９の加工（レジストパターン７、７間のスペース）に用
いたとしても、アクティブトランジスタ１のゲート長Ｌ
g’は必然的に最小加工寸法以上となってしまう。した
がって、上記のようなコンタクト形成方法を採用する以
上、フォトリソグラフィー技術をトランジスタ特性に対
して最大限に生かすことができず、加工上の問題からト
ランジスタ特性を犠牲にせざるを得なかった。逆に言え
ば、ゲート長をフォトリソグラフィー技術の最小加工寸
法まで微細化してしまっては適正なポリシリコンパッド
の形成が不可能であった。
【０００７】本発明は、上記の事情に鑑みてなされたも
のであって、当該製造プロセスにおけるフォトリソグラ
フィー技術をトランジスタ特性に対して最大限に生かし
得る半導体装置の製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の半導体装置の製造方法は、半導
体基板上にＭＯＳトランジスタを形成しこれを覆う絶縁
膜を形成した後に、前記ＭＯＳトランジスタを構成する
拡散層の表面の一部を露出させる第１の工程と、その上
方にポリシリコン膜、シリコン窒化膜を順次形成する第
２の工程と、前記ＭＯＳトランジスタのゲート電極の上
方に前記シリコン窒化膜のパターンを残すように該シリ
コン窒化膜を当該製造プロセスにおける最小加工寸法で
パターニングする第３の工程と、該シリコン窒化膜のパ
ターンをマスクとして前記ポリシリコン膜を酸化する第
４の工程と、前記シリコン窒化膜のパターンを除去する
第５の工程と、前記第４の工程におけるポリシリコン膜
の酸化により形成された酸化膜をマスクとして前記ポリ
シリコン膜をエッチングする第６の工程と、を有するこ
とを特徴とするものである。
【０００９】また、請求項２に記載の半導体装置の製造
方法は、前記第１の工程において、前記半導体基板上に
アクティブトランジスタとフィールドシールド絶縁分離
トランジスタを形成し、これらを覆う絶縁膜を形成した
後に、前記アクティブトランジスタと前記フィールドシ
ールド絶縁分離トランジスタに共通の拡散層の表面の一
部を露出させることを特徴とするものである。
【００１０】また、請求項３に記載の半導体装置の製造
方法は、前記第３の工程におけるシリコン窒化膜のパタ
ーニングの際に該シリコン窒化膜の等方性エッチングを
行なうことを特徴とするものである。
【００１１】
【作用】請求項１に記載の半導体装置の製造方法によれ
ば、第２の工程終了後、拡散層表面の露出した部分を埋
め込むようにポリシリコン膜が形成され、その上方にシ
リコン窒化膜が形成された状態となる。そして、第３の
工程におけるシリコン窒化膜のパターニングによりＭＯ
Ｓトランジスタのゲート電極の上方に残るシリコン窒化
膜のパターンが形成される。ついで、第４の工程でこの
シリコン窒化膜のパターンをマスクとしたポリシリコン
膜の酸化が行なわれるが、この場合、酸化は選択酸化と
なり、ポリシリコン膜の酸化がシリコン窒化膜の下側に
潜り込むように横方向にも進むため、結果として隣接す
る酸化膜間の寸法は先にパターニングしたシリコン窒化
膜の寸法に比べてポリシリコン膜の横方向酸化分だけ小
さくなる。そこで、第６の工程において前記酸化膜をマ
スクとして下地のポリシリコン膜をエッチングすると、
隣接するポリシリコン膜間、すなわちポリシリコンパッ
ド間の寸法はシリコン窒化膜のパターニングを行なう際
に用いた最小加工寸法よりも小さくなる。
【００１２】また、請求項２に記載の半導体装置の製造
方法は、アクティブトランジスタ同士を電気的に分離す
るためのフィールドシールド絶縁分離トランジスタを有
する半導体装置に対して本発明を適用したものであっ
て、アクティブトランジスタとフィールドシールド絶縁
分離トランジスタに共通の拡散層表面の一部を露出させ
た後、上記と同様の作用を奏する。
【００１３】また、請求項３に記載の半導体装置の製造
方法によれば、第３の工程におけるシリコン窒化膜のパ
ターニングの際にシリコン窒化膜の等方性エッチングを
行なうことにより、レジスト膜下のシリコン窒化膜がサ
イドエッチングされる。そこで、必然的にフォトリソグ
ラフィー技術の最小加工寸法、すなわちレジスト加工寸
法に対してシリコン窒化膜の寸法が小さくなる。したが
って、ポリシリコンパッド間の寸法は、フォトリソグラ
フィー技術の最小加工寸法に比べてシリコン窒化膜のサ
イドエッチング量分とポリシリコン膜の横方向酸化分を
合わせた分だけ小さくなる。
【００１４】
【実施例】以下、本発明の一実施例を図１を参照して説
明する。本実施例の半導体装置の製造方法は、フォトリ
ソグラフィー技術の最小加工寸法が０．３５μｍのＣＭ
ＯＳ製造プロセスに本発明を適用した例である。図１は
本方法におけるセルフアラインコンタクト用ポリシリコ
ンパッド形成工程の手順を示す図であり、半導体装置の
Ｎチャンネルトランジスタ側を示すが、Ｐチャンネルト
ランジスタ側についても全く同様である。
【００１５】まず、図１（ａ）に示すように、アクティ
ブトランジスタ１１およびフィールドシールド絶縁分離
トランジスタ１２、１２を形成し、これらを覆う絶縁膜
１３を形成した後、異方性エッチングにより拡散層１
４、１４表面の一部を露出させると同時に、アクティブ
トランジスタ１１のゲート側壁酸化膜１５、１５を形成
する（第１の工程）。その後、図１（ｂ）に示すよう
に、最終的にコンタクトパッドとなる膜厚１００ｎｍの
ポリシリコン膜１６をＣＶＤ技術により形成し、つい
で、膜厚１０ｎｍのシリコン窒化膜１７をＣＶＤ技術に
より形成する（第２の工程）。
【００１６】つぎに、図１（ｃ）に示すように、アクテ
ィブトランジスタ１１のゲート電極１８、およびフィー
ルドシールド絶縁分離トランジスタ１２のフィールドシ
ールドゲート１９、１９の上方にあたる、後のコンタク
トパッドとなる部分以外の領域にレジストパターン２
０、２０、２０を形成する。このフォトリソグラフィー
工程においてはレジスト寸法を本プロセスにおける最小
加工寸法（Ｌmin、０．３５μｍ）で加工する。
【００１７】そして、前記レジストパターン２０をマス
クとして、熱リン酸溶液を用いたウェットエッチングに
よってシリコン窒化膜１７のエッチングを行なう（第３
の工程）。なお、このエッチング方法はポリシリコン膜
１６に対するエッチング選択比が大きく、かつ、等方性
エッチングが行なわれるものである。その後、レジスト
パターン２０を除去する。
【００１８】ついで、図１（ｄ）に示すように、前記シ
リコン窒化膜１７のパターンをマスクとしてポリシリコ
ン膜１６を８５０℃、Ｈ2 ／Ｏ2 、２０分の条件で酸化
すると、シリコン窒化膜１７が存在せずポリシリコン膜
１６が露出した領域のみが酸化され、いわゆる選択酸化
が行なわれ、膜厚３０ｎｍのシリコン酸化膜２１、２１
が形成される（第４の工程）。その後、シリコン窒化膜
１７を熱リン酸等により除去する（第５の工程）。
【００１９】そして、図１（ｅ）に示すように、シリコ
ン酸化膜２１をマスクとして、エッチングガスにＣｌ2
／ＳＦ6 ／Ｈｅを用いた２５０ｍＴ、２５０Ｗのリアク
ティブイオンエッチングによってポリシリコン膜１６の
エッチングを行なう（第６の工程）。なお、このエッチ
ング方法はシリコン酸化膜２１に対するエッチング選択
比が大きく、かつ、異方性エッチングが行なわれるもの
である。以上の手順を経て、ポリシリコンによるＮ+ 拡
散層１４とのコンタクトパッド２２を形成することがで
きる。
【００２０】本実施例の製造方法においては、シリコン
窒化膜１７のエッチング方法、ポリシリコン膜１６のエ
ッチングに用いるマスクの形成方法の双方を工夫したこ
とにより、アクティブトランジスタ１１のゲート長Ｌg
を最小加工寸法以下とすることができる。
【００２１】すなわち、シリコン窒化膜１７のエッチン
グ時に等方性エッチングを行なうことによりレジストパ
ターン２０下のシリコン窒化膜１７がサイドエッチング
される。例えば本実施例の場合、サイドエッチング量は
０．０５μｍ程度となる。したがって、シリコン窒化膜
１７の寸法は最小加工寸法Ｌmin（レジスト加工寸法）
に対して０．０５×２＝０．１μｍ程度小さくなる。
【００２２】さらに、ポリシリコン膜１６のエッチング
時のマスクとなるシリコン酸化膜２１を形成する際に、
ポリシリコン膜１６の酸化がシリコン窒化膜１７の下側
に潜り込むように横方向にも進むため、結果として隣接
するシリコン酸化膜２１、２１間の寸法Ｄは先にパター
ニングしたシリコン窒化膜１７の寸法に比べてポリシリ
コン膜１６の横方向酸化分だけ小さくなる。例えば本実
施例においては、形成する酸化膜厚からしてポリシリコ
ン膜１６の横方向酸化分は０．０３μｍ程度となる。
【００２３】そこで、酸化工程終了後のシリコン酸化膜
２１、２１間の寸法Ｄは、シリコン窒化膜１７のサイド
エッチング量分０．１μｍとポリシリコン膜１６の横方
向酸化分０．０３μｍを合わせた分だけ最小加工寸法Ｌ
minよりも小さくなるので、これをマスクとしてポリシ
リコン膜１６の異方性エッチングを行なうと、最小加工
寸法Ｌminより充分小さいパッド間隔Ｄを持ったセルフ
アラインコンタクト用のポリシリコンパッド２２を形成
することができる。
【００２４】したがって、本実施例によれば、ポリシリ
コンパッドの加工に最小加工寸法を用いてもゲート長が
最小加工寸法以上となってしまう従来の製造方法の場合
と異なり、パッド間隔Ｄに通常のアライメント余裕２Ｍ
を加えてもゲート長Ｌg を最小加工寸法と同等にするこ
とができる。また、充分なアライメント余裕２Ｍを設定
できるため、一般のフォトリソグラフィー技術を用いて
ポリシリコンパッド２２を適正な形状に形成することが
できる。すなわち、本実施例の製造方法によれば、フォ
トリソグラフィー技術をトランジスタ特性に対して最大
限に生かすことができ、従来の方法に比べて優れたトラ
ンジスタ特性を有する半導体装置を製造することができ
る。
【００２５】なお、本実施例においては、シリコン窒化
膜１７のエッチング時の具体的な手段を熱リン酸による
ウェットエッチングを用いたが、これに限ることなく、
等方性エッチングが可能なものであれば、他の手段を用
いてもよい。また、ポリシリコン膜のエッチングについ
ても本実施例に限ることなく、異方性エッチングが可能
な他の手段や条件を用いてもよい。そして、本発明を適
用し得る製造プロセスは本実施例の０．３５μｍプロセ
スに限らないことは勿論、適用する製造プロセスに合わ
せて各種の膜の膜厚や寸法を適宜変更することができ
る。
【００２６】また、本実施例はセルフアラインコンタク
ト用ポリシリコンパッド形成工程のみの手順を示すもの
であって、それ以外の工程については全く任意とするこ
とができ、したがって、メモリ、ロジック、マイコンＬ
ＳＩ等、種々の半導体装置の製造方法に適用することが
可能である。さらに、本実施例では、アクティブトラン
ジスタ１１とフィールドシールド絶縁分離トランジスタ
１２に共通の拡散層１４上にポリシリコンパッド２２を
形成する場合を例に説明したが、本発明を適用し得る構
造はこれに限るものではなく、例えば本実施例のフィー
ルドシールド絶縁分離トランジスタの代わりにアクティ
ブトランジスタの側方にフィールド酸化膜を形成した場
合であってもよく、本発明をフィールドシールド絶縁分
離構造を持たない半導体装置に適用することも可能であ
る。
【００２７】
【発明の効果】以上、詳細に説明したように、請求項１
に記載の半導体装置の製造方法によれば、隣接する酸化
膜間の寸法が先に最小加工寸法でパターニングしたシリ
コン窒化膜の寸法に比べてポリシリコン膜の横方向酸化
分だけ小さくなるため、その酸化膜をマスクとしてポリ
シリコン膜をエッチングすることにより最小加工寸法よ
り小さいパッド間隔を持ったセルフアラインコンタクト
用ポリシリコンパッドを形成することができる。したが
って、パッド間隔に充分なアライメント余裕を加えても
ゲート長を最小加工寸法と同等にすることができる。す
なわち、本発明によれば、フォトリソグラフィー技術を
トランジスタ特性に対して最大限に生かすことができ、
従来の製造方法の場合に比べて優れたトランジスタ特性
を有する半導体装置を提供することができる。
【００２８】また、請求項２に記載の半導体装置の製造
方法によれば、上記と同様の作用により、素子分離手段
の一つとしてフィールドシールド絶縁分離トランジスタ
を有する半導体装置に対して、従来の製造方法の場合に
比べて優れたトランジスタ特性を提供することができ
る。
【００２９】また、請求項３に記載の半導体装置の製造
方法によれば、ポリシリコンパッドの間隔を、ポリシリ
コン膜の横方向酸化分に加えて、シリコン窒化膜の等方
性エッチングによるサイドエッチング量分だけ最小加工
寸法よりさらに小さくすることができる。したがって、
より微細なゲート長のトランジスタを有する半導体装置
を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置の製造方
法、特にセルフアラインコンタクト用ポリシリコンパッ
ド形成工程の手順を示す図である。
【図２】従来の半導体装置の製造方法、特にセルフアラ
インコンタクト用ポリシリコンパッド形成工程の手順の
一例を示す図である。
【符号の説明】
１１ アクティブトランジスタ １２ フィールドシールド絶縁分離トランジスタ １３ 絶縁膜 １４ Ｎ+ 拡散層 １５ ゲート側壁酸化膜 １６ ポリシリコン膜 １７ シリコン窒化膜 １８ ゲート電極 １９ フィールドシールドゲート ２０ レジストパターン ２１ シリコン酸化膜 ２２ コンタクトパッド

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にＭＯＳトランジスタを形
    成しこれを覆う絶縁膜を形成した後に、前記ＭＯＳトラ
    ンジスタを構成する拡散層の表面の一部を露出させる第
    １の工程と、 その上方にポリシリコン膜、シリコン窒化膜を順次形成
    する第２の工程と、 前記ＭＯＳトランジスタのゲート電極の上方に前記シリ
    コン窒化膜のパターンを残すように該シリコン窒化膜を
    当該製造プロセスにおける最小加工寸法でパターニング
    する第３の工程と、 該シリコン窒化膜のパターンをマスクとして前記ポリシ
    リコン膜を酸化する第４の工程と、 前記シリコン窒化膜のパターンを除去する第５の工程
    と、 前記第４の工程におけるポリシリコン膜の酸化により形
    成された酸化膜をマスクとして前記ポリシリコン膜をエ
    ッチングする第６の工程と、 を有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 前記第１の工程において、前記半導体基板上にアクティ
    ブトランジスタとフィールドシールド絶縁分離トランジ
    スタを形成し、これらを覆う絶縁膜を形成した後に、前
    記アクティブトランジスタと前記フィールドシールド絶
    縁分離トランジスタに共通の拡散層の表面の一部を露出
    させることを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１または２に記載の半導体装置の
    製造方法において、 前記第３の工程におけるシリコン窒化膜のパターニング
    の際に該シリコン窒化膜の等方性エッチングを行なうこ
    とを特徴とする半導体装置の製造方法。
JP7143730A 1995-06-09 1995-06-09 半導体装置の製造方法 Pending JPH08340051A (ja)

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JPS52130567A (en) * 1976-04-26 1977-11-01 Toshiba Corp Preparation of semiconductor device
JPS558093A (en) * 1978-07-04 1980-01-21 Mitsubishi Electric Corp Insulating gate type electric field-effectuated semiconductor device and its production method
US4214946A (en) * 1979-02-21 1980-07-29 International Business Machines Corporation Selective reactive ion etching of polysilicon against SiO2 utilizing SF6 -Cl2 -inert gas etchant
JPS5895867A (ja) * 1981-12-01 1983-06-07 Nec Corp 絶縁ゲ−ト型電界効果半導体装置の製造方法
US4613402A (en) * 1985-07-01 1986-09-23 Eastman Kodak Company Method of making edge-aligned implants and electrodes therefor
JPH02121336A (ja) * 1988-10-31 1990-05-09 Hitachi Ltd 半導体装置及びその製造方法
JPH0786584A (ja) * 1993-09-14 1995-03-31 Fujitsu Ltd 半導体装置及びその製造方法

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