JPH0786584A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0786584A JPH0786584A JP22764093A JP22764093A JPH0786584A JP H0786584 A JPH0786584 A JP H0786584A JP 22764093 A JP22764093 A JP 22764093A JP 22764093 A JP22764093 A JP 22764093A JP H0786584 A JPH0786584 A JP H0786584A
- Authority
- JP
- Japan
- Prior art keywords
- film
- source
- drain
- insulating film
- self
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に関し, ソース
・ドレインに自己整合してコンタクトホールを形成す
る。 【構成】 半導体基板 1上にフィールド絶縁膜 3を形成
し, 素子領域 5上にゲート絶縁膜 4, ゲート 6, キャッ
プ及び酸化ストッパ膜となる第１の耐酸化膜 7を順に形
成し，ソース 9及びドレイン10を形成し，次いで, 該半
導体基板上に，導電性半導体膜11, 酸化選択膜となる第
２の耐酸化膜12を被着し，その上に平坦化絶縁膜13を被
着し，平坦化絶縁膜をエッチングし, ソース・ドレイン
に自己整合して形成された平坦化絶縁膜からなるコンタ
クトパターン13A をマスクにして第２の耐酸化膜12をエ
ッチングして選択酸化パターン12A を形成し，選択酸化
パターンをマスクにして導電性半導体膜を熱酸化するこ
とにより, 導電性半導体からなる電極11A と酸化膜11X
を形成し，電極11A に接続して配線16形成する。
・ドレインに自己整合してコンタクトホールを形成す
る。 【構成】 半導体基板 1上にフィールド絶縁膜 3を形成
し, 素子領域 5上にゲート絶縁膜 4, ゲート 6, キャッ
プ及び酸化ストッパ膜となる第１の耐酸化膜 7を順に形
成し，ソース 9及びドレイン10を形成し，次いで, 該半
導体基板上に，導電性半導体膜11, 酸化選択膜となる第
２の耐酸化膜12を被着し，その上に平坦化絶縁膜13を被
着し，平坦化絶縁膜をエッチングし, ソース・ドレイン
に自己整合して形成された平坦化絶縁膜からなるコンタ
クトパターン13A をマスクにして第２の耐酸化膜12をエ
ッチングして選択酸化パターン12A を形成し，選択酸化
パターンをマスクにして導電性半導体膜を熱酸化するこ
とにより, 導電性半導体からなる電極11A と酸化膜11X
を形成し，電極11A に接続して配線16形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に, MOS FET のソース・ドレインの電極形成方
法に関する。
係り，特に, MOS FET のソース・ドレインの電極形成方
法に関する。
【０００２】半導体装置は年々その性能向上が要求さ
れ，そのために半導体素子の微細化,高密度化が必要で
ある。
れ，そのために半導体素子の微細化,高密度化が必要で
ある。
【０００３】
【従来の技術】半導体装置の微細化のために, 従来より
素子自体を微細化してきた。例えば,MOS FET について
は，リソグラフィの精度の許す限りの微細パターンで素
子形成を行い, ゲートに自己整合してソース・ドレイン
のイオン注入を行う等の方法が常用されている。
素子自体を微細化してきた。例えば,MOS FET について
は，リソグラフィの精度の許す限りの微細パターンで素
子形成を行い, ゲートに自己整合してソース・ドレイン
のイオン注入を行う等の方法が常用されている。
【０００４】次に，従来例によるMOS FET のソース・ド
レインの電極形成にについて説明する。図３(A) 〜(C)
は従来例を説明する断面図である。
レインの電極形成にについて説明する。図３(A) 〜(C)
は従来例を説明する断面図である。
【０００５】図３(A) において，半導体基板 1にチャネ
ルカット領域 2及びフィールド絶縁膜 3を形成して素子
間分離を行い, ゲート絶縁膜 4を形成する。フィールド
絶縁膜3 で囲まれた領域が素子領域 5である。
ルカット領域 2及びフィールド絶縁膜 3を形成して素子
間分離を行い, ゲート絶縁膜 4を形成する。フィールド
絶縁膜3 で囲まれた領域が素子領域 5である。
【０００６】図３(B) において，ゲート 6を形成し，そ
の側面に絶縁膜からなる側壁 8を形成する。次いで, こ
れらの, ゲート 6および側壁 8をマスクにして不純物イ
オンを注入して, ソース 9及びドレイン10を形成する。
の側面に絶縁膜からなる側壁 8を形成する。次いで, こ
れらの, ゲート 6および側壁 8をマスクにして不純物イ
オンを注入して, ソース 9及びドレイン10を形成する。
【０００７】図３(C) において，基板上に層間絶縁膜21
を被着し，通常のリソグラフィ技術を用いてソース・ド
レイン上にコンタクトホール22を形成する。次いで，コ
ンタクトホールに接続する配線メタル膜23を被着し，パ
ターニングしてソース・ドレインに接続する配線を形成
する。
を被着し，通常のリソグラフィ技術を用いてソース・ド
レイン上にコンタクトホール22を形成する。次いで，コ
ンタクトホールに接続する配線メタル膜23を被着し，パ
ターニングしてソース・ドレインに接続する配線を形成
する。
【０００８】
【発明が解決しようとする課題】半導体装置の微細化が
進めば，リソグラフィ技術と位置合わせ技術の厳しさが
要求され，また，高密度化の要求により製造歩留が低下
する。
進めば，リソグラフィ技術と位置合わせ技術の厳しさが
要求され，また，高密度化の要求により製造歩留が低下
する。
【０００９】MOS FET の場合, ソース・ドレインはゲー
トに自己整合して形成されても, リソグラフィ技術を用
いて, ソース・ドレイン上に被着された層間絶縁膜に電
極引き出し用のコンタクトホールを形成するときに, 位
置合わせ余裕を必要とし, 素子の微細化を阻害してい
た。
トに自己整合して形成されても, リソグラフィ技術を用
いて, ソース・ドレイン上に被着された層間絶縁膜に電
極引き出し用のコンタクトホールを形成するときに, 位
置合わせ余裕を必要とし, 素子の微細化を阻害してい
た。
【００１０】本発明はソース・ドレインに自己整合して
コンタクトホールを形成し,MOS FETの微細化を図ること
を目的とする。
コンタクトホールを形成し,MOS FETの微細化を図ること
を目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は（図１
参照），１）半導体基板 1上の素子領域上にゲート絶縁
膜 4, ゲート 6, キャップ及び酸化ストッパ膜となる第
１の耐酸化膜 7を順に形成する工程と, 該ゲート及び該
第１の耐酸化膜をマスクにして該半導体基板とは反対導
電型不純物のイオンを注入して, ソース 9及びドレイン
10を形成する工程と，次いで, 該半導体基板上に，導電
性半導体膜11, 酸化選択膜となる第２の耐酸化膜12を被
着し，その上に平坦化絶縁膜13を被着する工程と，次い
で，該平坦化絶縁膜をエッチングして, ソース・ドレイ
ンに自己整合して該平坦化絶縁膜からなるコンタクトパ
ターン13A を形成し，該コンタクトパターンをマスクに
して該第２の耐酸化膜12をエッチングし，該第２の耐酸
化膜からなる選択酸化パターン12A を形成する工程と，
次いで，該選択酸化パターンをマスクにして，該導電性
半導体膜を熱酸化することにより, 該導電性半導体から
なるソース・ドレイン電極11A と該導電性半導体の酸化
膜11X を形成する工程と，次いで，該ソース・ドレイン
電極11A に接続して配線16形成する工程とを有する半導
体装置の製造方法，あるいは２）MOS FET のソース・ド
レイン電極が, ソース・ドレイン拡散層上にポリシリコ
ン膜を介して形成されている半導体装置により達成され
る。
参照），１）半導体基板 1上の素子領域上にゲート絶縁
膜 4, ゲート 6, キャップ及び酸化ストッパ膜となる第
１の耐酸化膜 7を順に形成する工程と, 該ゲート及び該
第１の耐酸化膜をマスクにして該半導体基板とは反対導
電型不純物のイオンを注入して, ソース 9及びドレイン
10を形成する工程と，次いで, 該半導体基板上に，導電
性半導体膜11, 酸化選択膜となる第２の耐酸化膜12を被
着し，その上に平坦化絶縁膜13を被着する工程と，次い
で，該平坦化絶縁膜をエッチングして, ソース・ドレイ
ンに自己整合して該平坦化絶縁膜からなるコンタクトパ
ターン13A を形成し，該コンタクトパターンをマスクに
して該第２の耐酸化膜12をエッチングし，該第２の耐酸
化膜からなる選択酸化パターン12A を形成する工程と，
次いで，該選択酸化パターンをマスクにして，該導電性
半導体膜を熱酸化することにより, 該導電性半導体から
なるソース・ドレイン電極11A と該導電性半導体の酸化
膜11X を形成する工程と，次いで，該ソース・ドレイン
電極11A に接続して配線16形成する工程とを有する半導
体装置の製造方法，あるいは２）MOS FET のソース・ド
レイン電極が, ソース・ドレイン拡散層上にポリシリコ
ン膜を介して形成されている半導体装置により達成され
る。
【００１２】
【作用】本発明の工程により，ソース・ドレインのコン
タクトホールを, ゲートとフィールド絶縁膜間の凹部
（すなわちソース・ドレイン）に自己整合して形成して
いるため，素子自体の小型化が行え, 半導体装置の高密
度化が可能となる。
タクトホールを, ゲートとフィールド絶縁膜間の凹部
（すなわちソース・ドレイン）に自己整合して形成して
いるため，素子自体の小型化が行え, 半導体装置の高密
度化が可能となる。
【００１３】前記凹部に自己整合して電極引き出しを行
うために, 本発明ではソース・ドレインまで形成された
基板上に高濃度ポリシリコン膜と第２の耐酸化膜として
窒化シリコン(Si3N4) 膜を被着し，さらに，その上に平
坦化膜を被着してエッチバックして凹部に平坦化膜を残
し，これをマスクにしてSi3N4 膜をエッチングして凹部
上に耐酸化膜を形成し，これをマスクにして前記のポリ
シリコン膜を酸化することにより, 凹部に自己整合して
酸化膜を形成して層間絶縁膜としている。これにより,
ソース・ドレインに自己整合して層間絶縁膜にコンタク
トホールが形成されたのと同等の結果を得る。
うために, 本発明ではソース・ドレインまで形成された
基板上に高濃度ポリシリコン膜と第２の耐酸化膜として
窒化シリコン(Si3N4) 膜を被着し，さらに，その上に平
坦化膜を被着してエッチバックして凹部に平坦化膜を残
し，これをマスクにしてSi3N4 膜をエッチングして凹部
上に耐酸化膜を形成し，これをマスクにして前記のポリ
シリコン膜を酸化することにより, 凹部に自己整合して
酸化膜を形成して層間絶縁膜としている。これにより,
ソース・ドレインに自己整合して層間絶縁膜にコンタク
トホールが形成されたのと同等の結果を得る。
【００１４】
【実施例】図１(A) 〜(D) ，図２(E),(F) は本発明の実
施例を説明する断面図である。図１(A) において，半導
体基板としてｐ型シリコン(p-Si)基板 1を用い, チャネ
ルカット領域 2及びフィールド絶縁膜として熱酸化の二
酸化シリコン(SiO2)膜3を形成し, ゲート絶縁膜として
熱酸化のSiO2膜 4を形成する。フィールド絶縁膜3 で囲
まれた領域が素子領域 5である。
施例を説明する断面図である。図１(A) において，半導
体基板としてｐ型シリコン(p-Si)基板 1を用い, チャネ
ルカット領域 2及びフィールド絶縁膜として熱酸化の二
酸化シリコン(SiO2)膜3を形成し, ゲート絶縁膜として
熱酸化のSiO2膜 4を形成する。フィールド絶縁膜3 で囲
まれた領域が素子領域 5である。
【００１５】図１(B) において，ゲート 6, キャップ及
び酸化ストッパ膜として窒化シリコン(Si3N4) 膜（第１
の耐酸化膜） 7, 気相成長(CVD) 法とエッチバックによ
り形成したSiO2からなる側壁 8を形成する。
び酸化ストッパ膜として窒化シリコン(Si3N4) 膜（第１
の耐酸化膜） 7, 気相成長(CVD) 法とエッチバックによ
り形成したSiO2からなる側壁 8を形成する。
【００１６】次いで, これらの, ゲート 6, Si3N4 膜
7, 側壁 8をマスクにして砒素イオン(As+ ) を基板に注
入して, ソース 9及びドレイン10を形成する。ここまで
は, 従来の工程と同じである。
7, 側壁 8をマスクにして砒素イオン(As+ ) を基板に注
入して, ソース 9及びドレイン10を形成する。ここまで
は, 従来の工程と同じである。
【００１７】図１(C) において，CVD 法により, 後にソ
ース・ドレインの引き出し電極となるポリシリコン膜
（導電性半導体膜）11, 酸化選択膜となるSi3N4 膜（第
２の耐酸化膜）12を成長し，その上にスピンオングラス
(SOG) 膜等の平坦化絶縁膜13を被着する。
ース・ドレインの引き出し電極となるポリシリコン膜
（導電性半導体膜）11, 酸化選択膜となるSi3N4 膜（第
２の耐酸化膜）12を成長し，その上にスピンオングラス
(SOG) 膜等の平坦化絶縁膜13を被着する。
【００１８】平坦化絶縁膜は，それを被着後基板表面を
平坦化する膜であって，例えば,SOG 膜を回転塗布した
後, ベークして膜中に含まれる溶剤を飛ばして固化して
形成する。
平坦化する膜であって，例えば,SOG 膜を回転塗布した
後, ベークして膜中に含まれる溶剤を飛ばして固化して
形成する。
【００１９】このとき, ソース・ドレイン上の平坦化絶
縁膜13は他の領域より厚くなる。次の工程でエッチング
するとこの厚い領域の平坦化絶縁膜が残る。図１(D) に
おいて，平坦化絶縁膜13をドライエッチングすると, ソ
ース・ドレインに自己整合して形成された平坦化絶縁膜
からなるコンタクトパターン13A が残る。
縁膜13は他の領域より厚くなる。次の工程でエッチング
するとこの厚い領域の平坦化絶縁膜が残る。図１(D) に
おいて，平坦化絶縁膜13をドライエッチングすると, ソ
ース・ドレインに自己整合して形成された平坦化絶縁膜
からなるコンタクトパターン13A が残る。
【００２０】平坦化膜13のドライエッチング条件の一例
を以下に示す。 反応ガス： CF4 ガス圧力： 50 mTorr RF 電力： 200 W 基板温度： 30℃ コンタクトパターン13A をマスクにしてりん酸でSi3N4
膜12をエッチングし，Si3N4 膜からなる選択酸化パター
ン12A を形成する。
を以下に示す。 反応ガス： CF4 ガス圧力： 50 mTorr RF 電力： 200 W 基板温度： 30℃ コンタクトパターン13A をマスクにしてりん酸でSi3N4
膜12をエッチングし，Si3N4 膜からなる選択酸化パター
ン12A を形成する。
【００２１】図２(E) において，選択酸化パターン12A
マスクにして，ポリシリコン膜11を熱酸化（ウエットO2
雰囲気中で 850℃, 100 分) することにより, ソース・
ドレインのポリシリコン電極11A とポリシリコン酸化膜
11X を形成する。
マスクにして，ポリシリコン膜11を熱酸化（ウエットO2
雰囲気中で 850℃, 100 分) することにより, ソース・
ドレインのポリシリコン電極11A とポリシリコン酸化膜
11X を形成する。
【００２２】この結果, 層間絶縁膜となったポリシリコ
ン酸化膜11X に, ソース・ドレインのコンタクトホール
14が形成されたことになる。図２(F) において，バリア
メタル膜15としてチタン(Ti)膜, 配線メタル膜16として
アルミニウム(Al)系合金膜を被着し，パターニングして
ソース・ドレインに接続する配線を形成する。
ン酸化膜11X に, ソース・ドレインのコンタクトホール
14が形成されたことになる。図２(F) において，バリア
メタル膜15としてチタン(Ti)膜, 配線メタル膜16として
アルミニウム(Al)系合金膜を被着し，パターニングして
ソース・ドレインに接続する配線を形成する。
【００２３】
【発明の効果】本発明によれば，ソース・ドレインに自
己整合してコンタクトホールを形成することができる。
この結果, MOS FET の微細化ができ, 半導体装置の高集
積化,高速化に寄与することができた。また，自己整合
によりリソグラフィ工程を１工程省略することができ
た。
己整合してコンタクトホールを形成することができる。
この結果, MOS FET の微細化ができ, 半導体装置の高集
積化,高速化に寄与することができた。また，自己整合
によりリソグラフィ工程を１工程省略することができ
た。
【図１】 本発明の実施例を説明する断面図(1)
【図２】 本発明の実施例を説明する断面図(2)
【図３】 従来例を説明する断面図
1 半導体基板でp-Si基板 2 チャネルカット領域 3 フィールド絶縁膜でSiO2膜 4 ゲート絶縁膜でSiO2膜 5 素子領域 6 ゲート 7 キャップ及び酸化ストッパ膜でSi3N4 膜（第１の耐
酸化膜） 8 SiO2からなる側壁 9 ソース 10 ドレイン 11 ポリシリコン膜（導電性半導体膜） 11A ポリシリコン膜からなるソース・ドレイン電極 11X ポリシリコン酸化膜 12 酸化選択膜でSi3N4 膜（第２の耐酸化膜） 12A Si3N4 膜からなる選択酸化パターン 13 平坦化絶縁膜 13A 平坦化絶縁膜からなるコンタクトパターン 14 ソース・ドレインのコンタクトホール 15 バリアメタル膜 16 配線メタル膜
酸化膜） 8 SiO2からなる側壁 9 ソース 10 ドレイン 11 ポリシリコン膜（導電性半導体膜） 11A ポリシリコン膜からなるソース・ドレイン電極 11X ポリシリコン酸化膜 12 酸化選択膜でSi3N4 膜（第２の耐酸化膜） 12A Si3N4 膜からなる選択酸化パターン 13 平坦化絶縁膜 13A 平坦化絶縁膜からなるコンタクトパターン 14 ソース・ドレインのコンタクトホール 15 バリアメタル膜 16 配線メタル膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768
Claims (2)
- 【請求項１】 半導体基板(1) 上の素子領域(5) にゲー
ト絶縁膜(4）, ゲート(6) , 第１の耐酸化膜(7) を順に
形成する工程と, 該ゲート及び該第１の耐酸化膜をマスクにして該半導体
基板とは反対導電型不純物のイオンを注入して, ソース
(9) 及びドレイン(10)を形成する工程と， 次いで, 該半導体基板上に，導電性半導体膜(11), 第２
の耐酸化膜(12), 平坦化絶縁膜(13)を順に被着する工程
と， 次いで, 該平坦化絶縁膜をエッチングして, ソース・ド
レインに自己整合して該平坦化絶縁膜からなるコンタク
トパターン(13A) を形成し, 該コンタクトパターンをマ
スクにして該第２の耐酸化膜をエッチングし，該第２の
耐酸化膜からなる選択酸化パターン(12A) を形成する工
程と， 次いで, 該選択酸化パターンをマスクにして，該導電性
半導体膜を熱酸化することにより, ソース・ドレインの
該導電性半導体からなるソース・ドレイン電極(11A) と
該導電性半導体の酸化膜(11X) を形成する工程と， 次いで, 該ソース・ドレイン電極に接続して配線(16)形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 MOS FET のソース・ドレイン電極が, ソ
ース・ドレイン拡散層上にポリシリコン膜を介して形成
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22764093A JPH0786584A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22764093A JPH0786584A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786584A true JPH0786584A (ja) | 1995-03-31 |
Family
ID=16864050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22764093A Withdrawn JPH0786584A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821165A (en) * | 1995-06-09 | 1998-10-13 | Nippon Steel Semiconductor Corporation | Method of fabricating semiconductor devices |
-
1993
- 1993-09-14 JP JP22764093A patent/JPH0786584A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821165A (en) * | 1995-06-09 | 1998-10-13 | Nippon Steel Semiconductor Corporation | Method of fabricating semiconductor devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6399978B2 (en) | Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region | |
| US4432132A (en) | Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features | |
| KR19980018751A (ko) | 반도체 장치 및 그 제조 방법 (semiconductor device and method of manufacturing the same) | |
| US5950104A (en) | Contact process using Y-contact etching | |
| JP3215320B2 (ja) | 半導体装置の製造方法 | |
| JP3394914B2 (ja) | 半導体装置およびその製造方法 | |
| JP3597122B2 (ja) | 半導体装置の製造方法 | |
| JPH0786584A (ja) | 半導体装置及びその製造方法 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JP2910653B2 (ja) | 半導体装置の製造方法 | |
| JPH11312804A (ja) | 半導体装置およびその製造方法 | |
| JP3471884B2 (ja) | 半導体装置の製造方法 | |
| JP2854019B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2822795B2 (ja) | 半導体装置の製造方法 | |
| US6191019B1 (en) | Method for forming a polysilicon layer in a polycide process flow | |
| JPH07230968A (ja) | 半導体装置の製造方法 | |
| KR100273299B1 (ko) | 모스 트랜지스터 제조방법 | |
| JPH09246547A (ja) | 半導体装置及びその製造方法 | |
| JPH05206056A (ja) | 半導体装置の製造方法 | |
| JPH1126756A (ja) | 半導体装置の製造方法 | |
| JPH09120964A (ja) | 配線の形成方法及び半導体素子の形成方法 | |
| JPH11145305A (ja) | 半導体装置の製造方法 | |
| JPH05267334A (ja) | 集積回路装置の製造方法 | |
| JPS60178667A (ja) | 半導体装置の製造方法 | |
| JPH0513432A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |