JPH0830791A - 画像構造の認識方法及びその方法に使用する回路構成 - Google Patents
画像構造の認識方法及びその方法に使用する回路構成Info
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- JPH0830791A JPH0830791A JP7014711A JP1471195A JPH0830791A JP H0830791 A JPH0830791 A JP H0830791A JP 7014711 A JP7014711 A JP 7014711A JP 1471195 A JP1471195 A JP 1471195A JP H0830791 A JPH0830791 A JP H0830791A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
Abstract
(57)【要約】
【目的】リアルタイムにおける画像処理を実行すべく画
像構造の形状及び特徴にとらわれることなく等価の分析
に要する時間を短縮すること。 【構成】等価は、１つの線内に位置する画素グループに
対して連続する識別番号が付与されることによって発生
し、画素グループに既に割付けされた識別番号が、同画
素グループと線の延びる方向に沿って少なくとも１つの
画素を介して最初に接する画素グループに付与されてい
る際に生じる。等価は同等価が認識され、中間コードの
形態をなすリストに等価が入力された時点で既に分析さ
れている。割付けテーブルは複数の線内に画素グループ
を形成する処理の最終段階において、中間コードから直
接形成されている。本発明は製造時におけるマスク、Ｌ
ＣＤ、印刷回路板及び半導体ウェハーなどの構造物表面
の自動検査に使用される。
像構造の形状及び特徴にとらわれることなく等価の分析
に要する時間を短縮すること。 【構成】等価は、１つの線内に位置する画素グループに
対して連続する識別番号が付与されることによって発生
し、画素グループに既に割付けされた識別番号が、同画
素グループと線の延びる方向に沿って少なくとも１つの
画素を介して最初に接する画素グループに付与されてい
る際に生じる。等価は同等価が認識され、中間コードの
形態をなすリストに等価が入力された時点で既に分析さ
れている。割付けテーブルは複数の線内に画素グループ
を形成する処理の最終段階において、中間コードから直
接形成されている。本発明は製造時におけるマスク、Ｌ
ＣＤ、印刷回路板及び半導体ウェハーなどの構造物表面
の自動検査に使用される。
Description
【０００１】
【産業上の利用分野】本発明は複数の線内に形成された
位相幾何学的に連続する画像構造のリアルタイム（Vide
oechtzeit ）での認識方法及びその方法に使用する回路
構成に関し、この画像構造では１つの線内において同一
特性を有する少なくとも１つの画素から構成された画素
グループは連続する識別番号がそれぞれ割付けられてお
り、前記の線の次に位置する線内の画素グループには、
線の延びる方向に沿って少なくとも１つの画素を介して
最初に接する直前の線内の画素グループに既に割付けら
れた識別番号と同一の識別番号が割付けられている。
位相幾何学的に連続する画像構造のリアルタイム（Vide
oechtzeit ）での認識方法及びその方法に使用する回路
構成に関し、この画像構造では１つの線内において同一
特性を有する少なくとも１つの画素から構成された画素
グループは連続する識別番号がそれぞれ割付けられてお
り、前記の線の次に位置する線内の画素グループには、
線の延びる方向に沿って少なくとも１つの画素を介して
最初に接する直前の線内の画素グループに既に割付けら
れた識別番号と同一の識別番号が割付けられている。
【０００２】
【従来の技術】画像構造の認識技術は製造時におけるマ
スク、ＬＣＤ、印刷回路基板及び半導体ウェハーなどの
構造物表面の自動検査に使用される。
スク、ＬＣＤ、印刷回路基板及び半導体ウェハーなどの
構造物表面の自動検査に使用される。
【０００３】画像評価の１つの目的は主にマトリックス
またはアレイの形態をなす画素の配列から所定の基準
（特性）に基づいて画素グループを形成し、続く評価ユ
ニットにおける圧縮形態での評価を実行すべく同画素グ
ループを処理することである。
またはアレイの形態をなす画素の配列から所定の基準
（特性）に基づいて画素グループを形成し、続く評価ユ
ニットにおける圧縮形態での評価を実行すべく同画素グ
ループを処理することである。
【０００４】データ圧縮を実行すべく各線内における画
素の分類を行い、次いで線の境界を削除する画像処理技
術が知られている。欧州特許公開第２７９１５７Ａ２号
では、特性はランレングス画像データ（lauflaengenkod
ierten Bilddaten）から抽出されている。この結果、円
形領域、台形領域、収束領域及び発散領域に基づいて分
類されたランレングス画像データのリストが形成され
る。この際、水平方向に延びる中間スペース及び垂直方
向に延びる中間スペースがフィルターを介して抽出さ
れ、かつ記録データから消去される。
素の分類を行い、次いで線の境界を削除する画像処理技
術が知られている。欧州特許公開第２７９１５７Ａ２号
では、特性はランレングス画像データ（lauflaengenkod
ierten Bilddaten）から抽出されている。この結果、円
形領域、台形領域、収束領域及び発散領域に基づいて分
類されたランレングス画像データのリストが形成され
る。この際、水平方向に延びる中間スペース及び垂直方
向に延びる中間スペースがフィルターを介して抽出さ
れ、かつ記録データから消去される。
【０００５】中間スペースをフィルターを介して抽出
し、かつ記録データから消去することにより欠陥画像が
歪曲され、半導体の欠陥クラス分類に誤りを生じるた
め、この処理は半導体ウェハー上の欠陥確認には不適切
である。
し、かつ記録データから消去することにより欠陥画像が
歪曲され、半導体の欠陥クラス分類に誤りを生じるた
め、この処理は半導体ウェハー上の欠陥確認には不適切
である。
【０００６】問題の更に適切な解決方法の例としては、
灰色濃度（Grauwerten）などに代表される特性に基づ
き、ランレングス画像データのうちの同一特性を有する
連続領域の全てを均一な方法で標識付けすることが挙げ
られる。
灰色濃度（Grauwerten）などに代表される特性に基づ
き、ランレングス画像データのうちの同一特性を有する
連続領域の全てを均一な方法で標識付けすることが挙げ
られる。
【０００７】識別番号は各線内において連続する画素か
ら構成されるグループに対してそれぞれ付与されてい
る。この結果、例えば行方向に延びる第１線内において
始まるそれぞれの画素グループには連続する識別番号が
付与されている。第１線の真下に位置する第２線内の画
素グループが第１線内の同一特性を有する画素グループ
と少なくとも１つの画素を介して互いに接していない場
合には、第２線内の同画素グループには新たな連続する
識別番号がそれぞれ付与される。第２線内の画素グルー
プが同画素グループと接触する第１線内の画素グループ
と同一特性を有する場合、この第２線内の画素グループ
には前記第１線内の画素グループと同一の識別番号が付
与される。
ら構成されるグループに対してそれぞれ付与されてい
る。この結果、例えば行方向に延びる第１線内において
始まるそれぞれの画素グループには連続する識別番号が
付与されている。第１線の真下に位置する第２線内の画
素グループが第１線内の同一特性を有する画素グループ
と少なくとも１つの画素を介して互いに接していない場
合には、第２線内の同画素グループには新たな連続する
識別番号がそれぞれ付与される。第２線内の画素グルー
プが同画素グループと接触する第１線内の画素グループ
と同一特性を有する場合、この第２線内の画素グループ
には前記第１線内の画素グループと同一の識別番号が付
与される。
【０００８】多義性（Mehrdeutigkeiten）または等価
（Aequivalenzen ）は１つの画素グループが同画素グル
ープと同一特性を有する一方で、異なる識別番号を備え
た画素グループと接している場合に生じる。従って、等
価は異なる識別番号の対を形成する。更に、等価は異な
る位置から始まる一方で、互いに一緒に流れる画素グル
ープ間のつながりを示している。
（Aequivalenzen ）は１つの画素グループが同画素グル
ープと同一特性を有する一方で、異なる識別番号を備え
た画素グループと接している場合に生じる。従って、等
価は異なる識別番号の対を形成する。更に、等価は異な
る位置から始まる一方で、互いに一緒に流れる画素グル
ープ間のつながりを示している。
【０００９】等価はコンピュータを使用した探索演算規
則を使用することによって分析され、この探索演算規則
の実行時間は画素グループから構成される画像構造の形
状に基づいて変化する。螺旋形状または数多くの交錯す
る形状を有する画像構造はリアルタイムにおける探索演
算規則の実行を不可能とする。
則を使用することによって分析され、この探索演算規則
の実行時間は画素グループから構成される画像構造の形
状に基づいて変化する。螺旋形状または数多くの交錯す
る形状を有する画像構造はリアルタイムにおける探索演
算規則の実行を不可能とする。
【００１０】
【発明が解決しようとする課題】本発明の目的はリアル
タイムにおける画像処理を実行すべく画像構造の形状及
び特徴にとらわれることなく等価の分析に要する時間を
短縮することである。
タイムにおける画像処理を実行すべく画像構造の形状及
び特徴にとらわれることなく等価の分析に要する時間を
短縮することである。
【００１１】
【課題を解決するための手段】本発明の目的は、複数の
線内に形成された位相幾何学的に連続する画像構造の認
識方法であって、１つの線内において同一特性を有する
少なくとも１つの画素から構成された画素グループに連
続する識別番号をそれぞれ割付けし、前記線の次に位置
する線内の画素グループには、線の延びる方向に沿って
少なくとも１つの画素を介して最初に接する直前の線内
の画素グループに既に割付けられた識別番号と同一の識
別番号を付与する認識方法において、各記憶位置に対す
る特徴付けされた初期状態を備え、かつ番地付けが施さ
れた第１記憶手段のアドレス値として、異なる識別番号
を有する互いに接触し合う画素グループの一対の識別番
号から任意に選択された一方を使用し、かつ前記一対の
識別番号から任意に選択された一方の識別番号を第１識
別番号としても使用し、前記第１識別番号によって番地
指定された記憶位置が特徴付けされた初期状態を有する
場合に、前記一対の識別番号のうちの他方の識別番号を
前記第１識別番号によって番地指定された記憶位置に対
するデータ値として使用する第１工程と、前記第１識別
番号によって番地指定された記憶位置が特徴付けされた
初期状態を有しない場合に、前記一対の識別番号のうち
の他方の識別番号及び前記番地指定された記憶位置に既
に格納されているデータ値を、特徴付けされた初期状態
をともなう記憶位置を決定するためのアドレス値として
使用する第２工程と、ここで前記アドレス値を第１工程
で使用する識別番号として扱い、更に特徴付けされた初
期状態を備えた記憶位置が検出されるまでの間、アドレ
ス値に対して決定された各データ値をアドレスとして再
度使用することと、更に第２工程において同一のアドレ
ス値の形成をもたらす一対の識別番号を無視すること
と、番地指定可能な第２記憶手段内において割付けテー
ブルを形成する第３工程と、ここで第１工程から得られ
たアドレス値に対応する記憶位置に対し、前記アドレス
値が特徴付けされた初期状態を有する場合には同アドレ
ス値をそのデータ値として付与し、前記アドレス値が特
徴付けされた初期状態を有しない場合には、特徴付けさ
れた初期状態を備えた記憶位置が検出されるまで、格納
されたデータ値をアドレス値として使用し、そのアドレ
ス値を前記特徴付けされた初期状態を有しないアドレス
値に対するデータ値として使用することとからなる認識
方法によって達成することができる。
線内に形成された位相幾何学的に連続する画像構造の認
識方法であって、１つの線内において同一特性を有する
少なくとも１つの画素から構成された画素グループに連
続する識別番号をそれぞれ割付けし、前記線の次に位置
する線内の画素グループには、線の延びる方向に沿って
少なくとも１つの画素を介して最初に接する直前の線内
の画素グループに既に割付けられた識別番号と同一の識
別番号を付与する認識方法において、各記憶位置に対す
る特徴付けされた初期状態を備え、かつ番地付けが施さ
れた第１記憶手段のアドレス値として、異なる識別番号
を有する互いに接触し合う画素グループの一対の識別番
号から任意に選択された一方を使用し、かつ前記一対の
識別番号から任意に選択された一方の識別番号を第１識
別番号としても使用し、前記第１識別番号によって番地
指定された記憶位置が特徴付けされた初期状態を有する
場合に、前記一対の識別番号のうちの他方の識別番号を
前記第１識別番号によって番地指定された記憶位置に対
するデータ値として使用する第１工程と、前記第１識別
番号によって番地指定された記憶位置が特徴付けされた
初期状態を有しない場合に、前記一対の識別番号のうち
の他方の識別番号及び前記番地指定された記憶位置に既
に格納されているデータ値を、特徴付けされた初期状態
をともなう記憶位置を決定するためのアドレス値として
使用する第２工程と、ここで前記アドレス値を第１工程
で使用する識別番号として扱い、更に特徴付けされた初
期状態を備えた記憶位置が検出されるまでの間、アドレ
ス値に対して決定された各データ値をアドレスとして再
度使用することと、更に第２工程において同一のアドレ
ス値の形成をもたらす一対の識別番号を無視すること
と、番地指定可能な第２記憶手段内において割付けテー
ブルを形成する第３工程と、ここで第１工程から得られ
たアドレス値に対応する記憶位置に対し、前記アドレス
値が特徴付けされた初期状態を有する場合には同アドレ
ス値をそのデータ値として付与し、前記アドレス値が特
徴付けされた初期状態を有しない場合には、特徴付けさ
れた初期状態を備えた記憶位置が検出されるまで、格納
されたデータ値をアドレス値として使用し、そのアドレ
ス値を前記特徴付けされた初期状態を有しないアドレス
値に対するデータ値として使用することとからなる認識
方法によって達成することができる。
【００１２】更に本発明に基づき、複数の線内に形成さ
れた位相幾何学的に連続する画像構造を画素グループの
異なる一対の識別番号を処理する手段を用いることによ
って認識する回路構成であって、前記画素グループは少
なくとも１つの画素を有し、かつ互いに隣接する複数の
線内に形成された前記画像構造内において互いに隣接し
合っており、ここで１つの線内に位置する前記画素グル
ープの識別番号は連続的に割付けられており、前記線の
次に位置する線内の画素グループが線の延びる方向に沿
って少なくとも１つの画素を介して最初に接する直前の
線内の画素グループに既に割付けられた識別番号と同一
の識別番号を付与されており、前記回路構成における第
１マルチプレクサ及び第２マルチプレクサのそれぞれ１
つの入力端子はカウンタのカウント値出力端子に対して
接続され、前記第２マルチプレクサの１つの入力端子は
固定電圧源に対して接続され、比較器は識別番号信号の
それぞれに対応する入力端子を有し、前記比較器の入力
端子はそれぞれ第１レジスタ及び第２レジスタの出力端
子に対して接続され、前記第１レジスタ及び第２レジス
タのデータ入力端子は第３レジスタの出力端子に対して
接続され、更に前記第３レジスタの出力端子は第１記憶
手段及び第２記憶手段のそれぞれのアドレス入力端子に
対して接続され、第３レジスタの入力端子は第１マルチ
プレクサの出力端子に対して接続された回路構成が提供
される。
れた位相幾何学的に連続する画像構造を画素グループの
異なる一対の識別番号を処理する手段を用いることによ
って認識する回路構成であって、前記画素グループは少
なくとも１つの画素を有し、かつ互いに隣接する複数の
線内に形成された前記画像構造内において互いに隣接し
合っており、ここで１つの線内に位置する前記画素グル
ープの識別番号は連続的に割付けられており、前記線の
次に位置する線内の画素グループが線の延びる方向に沿
って少なくとも１つの画素を介して最初に接する直前の
線内の画素グループに既に割付けられた識別番号と同一
の識別番号を付与されており、前記回路構成における第
１マルチプレクサ及び第２マルチプレクサのそれぞれ１
つの入力端子はカウンタのカウント値出力端子に対して
接続され、前記第２マルチプレクサの１つの入力端子は
固定電圧源に対して接続され、比較器は識別番号信号の
それぞれに対応する入力端子を有し、前記比較器の入力
端子はそれぞれ第１レジスタ及び第２レジスタの出力端
子に対して接続され、前記第１レジスタ及び第２レジス
タのデータ入力端子は第３レジスタの出力端子に対して
接続され、更に前記第３レジスタの出力端子は第１記憶
手段及び第２記憶手段のそれぞれのアドレス入力端子に
対して接続され、第３レジスタの入力端子は第１マルチ
プレクサの出力端子に対して接続された回路構成が提供
される。
【００１３】更に同回路構成の第１記憶手段のデータ入
出力端子は、第１マルチプレクサの別入力端子、第２マ
ルチプレクサのデータ出力端子、ヌル表示器（Nullindi
kators）の入力端子及び第２記憶手段の第１データ入力
端子に対して接続されている。更に、第２記憶手段は第
２アドレス入力端子及び第２データ出力端子を有してい
る。また、ＫＮ信号入力端子、リセット信号入力端子、
ＥＮＫ信号出力端子及びレディ信号出力端子を有する演
算制御装置は、第１マルチプレクサの制御入力端子、第
２マルチプレクサの制御入力端子、第２マルチプレクサ
のイネーブル入力端子、第１記憶手段のイネーブル入力
端子、第１記憶手段の書込み入力端子、及び第２記憶手
段の書込み入力端子に対してそれぞれ接続された出力端
子を更に有している。演算制御装置の各クロック出力端
子は、第１レジスタ、第２レジスタ、第３レジスタ及び
カウンタ上に形成されたそれぞれに対応する入力端子に
対して接続されている。また、演算制御装置の別の各出
力端子はカウンタのロード入力端子、第１レジスタのイ
ネーブル入力端子、及び第２レジスタのイネーブル入力
端子に対してそれぞれ接続されている。更に、演算制御
装置の別の各入力端子はカウンタのエンド・メッセージ
出力端子、比較器の２つの線、及びヌル表示器の１つの
線に対してそれぞれ接続されている。
出力端子は、第１マルチプレクサの別入力端子、第２マ
ルチプレクサのデータ出力端子、ヌル表示器（Nullindi
kators）の入力端子及び第２記憶手段の第１データ入力
端子に対して接続されている。更に、第２記憶手段は第
２アドレス入力端子及び第２データ出力端子を有してい
る。また、ＫＮ信号入力端子、リセット信号入力端子、
ＥＮＫ信号出力端子及びレディ信号出力端子を有する演
算制御装置は、第１マルチプレクサの制御入力端子、第
２マルチプレクサの制御入力端子、第２マルチプレクサ
のイネーブル入力端子、第１記憶手段のイネーブル入力
端子、第１記憶手段の書込み入力端子、及び第２記憶手
段の書込み入力端子に対してそれぞれ接続された出力端
子を更に有している。演算制御装置の各クロック出力端
子は、第１レジスタ、第２レジスタ、第３レジスタ及び
カウンタ上に形成されたそれぞれに対応する入力端子に
対して接続されている。また、演算制御装置の別の各出
力端子はカウンタのロード入力端子、第１レジスタのイ
ネーブル入力端子、及び第２レジスタのイネーブル入力
端子に対してそれぞれ接続されている。更に、演算制御
装置の別の各入力端子はカウンタのエンド・メッセージ
出力端子、比較器の２つの線、及びヌル表示器の１つの
線に対してそれぞれ接続されている。
【００１４】
【作用】アドレスが付された全等価の識別番号の割付け
を含む割付けテーブルが中間コードから直接形成されて
いるため、等価が認識された瞬間に同等価の評価を実行
できる。
を含む割付けテーブルが中間コードから直接形成されて
いるため、等価が認識された瞬間に同等価の評価を実行
できる。
【００１５】
【実施例】本発明の実施例を図面とともに以下に詳述す
る。図１に示す回路構成では、第１マルチプレクサＭ１
及び第２マルチプレクサＭ２の入力端子のそれぞれ１つ
は、カウンタＺのカウント値出力端子に対して接続され
ている。比較器Ｃは識別番号ＫＮ１及びＫＮ２の各信号
の入力端子を備えている。また、比較器Ｃの識別番号Ｋ
Ｎ１及びＫＮ２の各信号の入力端子は第１レジスタＲ１
の出力端子及び第２レジスタＲ２の出力端子に対してそ
れぞれ接続されている。
る。図１に示す回路構成では、第１マルチプレクサＭ１
及び第２マルチプレクサＭ２の入力端子のそれぞれ１つ
は、カウンタＺのカウント値出力端子に対して接続され
ている。比較器Ｃは識別番号ＫＮ１及びＫＮ２の各信号
の入力端子を備えている。また、比較器Ｃの識別番号Ｋ
Ｎ１及びＫＮ２の各信号の入力端子は第１レジスタＲ１
の出力端子及び第２レジスタＲ２の出力端子に対してそ
れぞれ接続されている。
【００１６】第３レジスタＲ３の出力端子は第１レジス
タＲ１及び第２レジスタＲ２のそれぞれのデータ入力端
子に対して接続されている。第３レジスタＲ３は第１記
憶手段ＲＡＭ１及び第２記憶手段ＲＡＭ２の各アドレス
入力端子に対して接続されている。第３レジスタＲ３の
入力端子は第１マルチプレクサＭ１の出力端子に対して
接続されている。
タＲ１及び第２レジスタＲ２のそれぞれのデータ入力端
子に対して接続されている。第３レジスタＲ３は第１記
憶手段ＲＡＭ１及び第２記憶手段ＲＡＭ２の各アドレス
入力端子に対して接続されている。第３レジスタＲ３の
入力端子は第１マルチプレクサＭ１の出力端子に対して
接続されている。
【００１７】第１記憶手段ＲＡＭ１はランダム・アクセ
ス・メモリにて構成され、そのデータ入出力端子Ｄは第
１マルチプレクサＭ１の別入力端子、第２マルチプレク
サＭ２のデータ出力端子、ヌル表示器Ｎの入力端子、及
び第２記憶手段ＲＡＭ２のデータ入力端子Ｄに対して接
続されている。第２マルチプレクサＭ２の別の入力端子
には固定電圧が供給されている。
ス・メモリにて構成され、そのデータ入出力端子Ｄは第
１マルチプレクサＭ１の別入力端子、第２マルチプレク
サＭ２のデータ出力端子、ヌル表示器Ｎの入力端子、及
び第２記憶手段ＲＡＭ２のデータ入力端子Ｄに対して接
続されている。第２マルチプレクサＭ２の別の入力端子
には固定電圧が供給されている。
【００１８】第２記憶手段ＲＡＭ２はデュアルポートを
備えたランダム・アクセス・メモリとして形成されてお
り、かつ入力信号ＡＬ用の第２アドレス入力端子Ａ１及
び出力信号ＤＬ用の第２出力端子Ｄ１を有している。
備えたランダム・アクセス・メモリとして形成されてお
り、かつ入力信号ＡＬ用の第２アドレス入力端子Ａ１及
び出力信号ＤＬ用の第２出力端子Ｄ１を有している。
【００１９】ＫＮ信号入力端子、リセット信号入力端
子、ＥＮＫ信号出力端子及びレディ信号出力端子を有す
る演算制御装置ＳＴは複数の出力端子を有し、各出力端
子は第１マルチプレクサＭ１の制御入力端子、第２マル
チプレクサＭ２の制御入力端子、第２マルチプレクサＭ
２のイネーブル入力端子ＥＮ、第１記憶手段ＲＡＭ１の
イネーブル入力端子ＥＮ、第１記憶手段ＲＡＭ１の書込
み入力端子Ｗ及び第２記憶手段ＲＡＭ２の書込み入力端
子Ｗに対してそれぞれ接続されている。
子、ＥＮＫ信号出力端子及びレディ信号出力端子を有す
る演算制御装置ＳＴは複数の出力端子を有し、各出力端
子は第１マルチプレクサＭ１の制御入力端子、第２マル
チプレクサＭ２の制御入力端子、第２マルチプレクサＭ
２のイネーブル入力端子ＥＮ、第１記憶手段ＲＡＭ１の
イネーブル入力端子ＥＮ、第１記憶手段ＲＡＭ１の書込
み入力端子Ｗ及び第２記憶手段ＲＡＭ２の書込み入力端
子Ｗに対してそれぞれ接続されている。
【００２０】演算制御装置ＳＴのクロック出力端子であ
るＣＬＫ−Ｒ１出力端子、ＣＬＫ−Ｒ２出力端子、ＣＬ
Ｋ−Ｒ３出力端子及びＣＬＫ−Ｚ出力端子は、第１レジ
スタＲ１、第２レジスタＲ２、第３レジスタＲ３及びカ
ウンタＺ上に位置するそれぞれに対応する入力端子に対
して接続されている。更に、演算制御装置ＳＴの別の各
出力端子は、カウンタＺのロード入力端子Ｌ、第１レジ
スタＲ１のイネーブル入力端子ＥＮ、及び第２レジスタ
Ｒ２のイネーブル入力端子ＥＮに対してそれぞれ接続さ
れている。また、演算制御装置ＳＴの別の各入力端子
は、カウンタＺのエンド・メッセージ出力端子Ｕ、比較
器Ｃの２つの線、及びヌル表示器Ｎの１つの線に対して
それぞれ接続されている。
るＣＬＫ−Ｒ１出力端子、ＣＬＫ−Ｒ２出力端子、ＣＬ
Ｋ−Ｒ３出力端子及びＣＬＫ−Ｚ出力端子は、第１レジ
スタＲ１、第２レジスタＲ２、第３レジスタＲ３及びカ
ウンタＺ上に位置するそれぞれに対応する入力端子に対
して接続されている。更に、演算制御装置ＳＴの別の各
出力端子は、カウンタＺのロード入力端子Ｌ、第１レジ
スタＲ１のイネーブル入力端子ＥＮ、及び第２レジスタ
Ｒ２のイネーブル入力端子ＥＮに対してそれぞれ接続さ
れている。また、演算制御装置ＳＴの別の各入力端子
は、カウンタＺのエンド・メッセージ出力端子Ｕ、比較
器Ｃの２つの線、及びヌル表示器Ｎの１つの線に対して
それぞれ接続されている。
【００２１】図２は画素によって構成され、かつ異なる
明度、即ち灰色濃度によって表された特性を有する画像
構造が示されている。図２には識別番号が示されてお
り、同識別番号は記録データの一部として従来の方法に
基づいて各画素グループに割付けられている。そして、
各画素グループは少なくとも１つの画素から構成されて
いる。
明度、即ち灰色濃度によって表された特性を有する画像
構造が示されている。図２には識別番号が示されてお
り、同識別番号は記録データの一部として従来の方法に
基づいて各画素グループに割付けられている。そして、
各画素グループは少なくとも１つの画素から構成されて
いる。
【００２２】この結果、行方向に延びる線０上に位置す
るそれぞれ１つの画素から構成された２つの図形は、以
下のランレングス画像データ・レコードの手法によって
表すことができる。データ・レコード１ データ・レコード２ 線番号：０ 線番号：０ 開始列番号：４ 開始列番号：１０ ランレングス：１ ランレングス：１ 識別番号：１ 識別番号：２ 灰色濃度：１０ 灰色濃度：１０ 線０より下に位置する行方向に延びる線では、類似デー
タ・レコードは対応する画素グループと結合され、この
画素グループの例としては線２上に位置する以下の画素
グループが挙げられる。データ・レコード１ データ・レコード２ データ・レコード３ 線番号：２ 線番号：２ 線番号：２ 開始列番号：５ 開始列番号：１６ 開始列番号：３７ ランレングス：８ ランレングス：１２ ランレングス：２ 識別番号：１ 識別番号：４ 識別番号：４ 灰色濃度：１０ 灰色濃度：３０ 灰色濃度：３０ 等価は１つの線上に位置する画素グループが、同画素グ
ループの特性と同一の特性を有する一方で、異なる識別
番号を備えたその真上に位置する線内の画素グループと
連なっている場合に生じる。図２における等価を示す例
としては、線２上に位置する識別番号１を備えた画素グ
ループ及び線１上に位置する識別番号３を備えた画素グ
ループの間の関係が挙げられる。また、等価を示す別の
例としては線２上に位置する同識別番号１を備えた画素
グループ及び線１上に位置する識別番号２を備えた画素
グループの間の関係が挙げられる。
るそれぞれ１つの画素から構成された２つの図形は、以
下のランレングス画像データ・レコードの手法によって
表すことができる。データ・レコード１ データ・レコード２ 線番号：０ 線番号：０ 開始列番号：４ 開始列番号：１０ ランレングス：１ ランレングス：１ 識別番号：１ 識別番号：２ 灰色濃度：１０ 灰色濃度：１０ 線０より下に位置する行方向に延びる線では、類似デー
タ・レコードは対応する画素グループと結合され、この
画素グループの例としては線２上に位置する以下の画素
グループが挙げられる。データ・レコード１ データ・レコード２ データ・レコード３ 線番号：２ 線番号：２ 線番号：２ 開始列番号：５ 開始列番号：１６ 開始列番号：３７ ランレングス：８ ランレングス：１２ ランレングス：２ 識別番号：１ 識別番号：４ 識別番号：４ 灰色濃度：１０ 灰色濃度：３０ 灰色濃度：３０ 等価は１つの線上に位置する画素グループが、同画素グ
ループの特性と同一の特性を有する一方で、異なる識別
番号を備えたその真上に位置する線内の画素グループと
連なっている場合に生じる。図２における等価を示す例
としては、線２上に位置する識別番号１を備えた画素グ
ループ及び線１上に位置する識別番号３を備えた画素グ
ループの間の関係が挙げられる。また、等価を示す別の
例としては線２上に位置する同識別番号１を備えた画素
グループ及び線１上に位置する識別番号２を備えた画素
グループの間の関係が挙げられる。
【００２３】図２から得られた全ての等価は、その識別
番号に基づいて表１にまとめられている。表１に示すデ
ータは更に別な処理を実行するための格納形態をなして
いる。表１のＡ欄及びＢ欄から本発明の効果を予期する
ことができる。
番号に基づいて表１にまとめられている。表１に示すデ
ータは更に別な処理を実行するための格納形態をなして
いる。表１のＡ欄及びＢ欄から本発明の効果を予期する
ことができる。
【００２４】
【表１】
【００２５】演算制御装置ＳＴへ入力されたリセット信
号はカウンタＺから第１マルチプレクサＭ１に向けてヌ
ル・アドレスを出力させる。これと同時に、演算制御装
置ＳＴは制御線を介して第１マルチプレクサＭ１及び第
２マルチプレクサＭ２を制御する。この制御により、カ
ウンタＺのカウント値が第１マルチプレクサＭ１の出力
端子から出力されて第３レジスタＲ３に入力される一
方、特徴付けされた初期状態を示すヌル識別子（Nullke
nnung ）が第１記憶手段ＲＡＭ１のデータ入力端子へ入
力される。この際、カウンタＺのカウント値は演算制御
装置ＳＴから出力されるクロック信号ＣＬＫ−Ｚに基づ
いてカウンタＺからレジスタＲ３へ出力され、レジスタ
Ｒ３に入力された同カウント値はアドレスとして第１記
憶手段ＲＡＭ１に入力される。
号はカウンタＺから第１マルチプレクサＭ１に向けてヌ
ル・アドレスを出力させる。これと同時に、演算制御装
置ＳＴは制御線を介して第１マルチプレクサＭ１及び第
２マルチプレクサＭ２を制御する。この制御により、カ
ウンタＺのカウント値が第１マルチプレクサＭ１の出力
端子から出力されて第３レジスタＲ３に入力される一
方、特徴付けされた初期状態を示すヌル識別子（Nullke
nnung ）が第１記憶手段ＲＡＭ１のデータ入力端子へ入
力される。この際、カウンタＺのカウント値は演算制御
装置ＳＴから出力されるクロック信号ＣＬＫ−Ｚに基づ
いてカウンタＺからレジスタＲ３へ出力され、レジスタ
Ｒ３に入力された同カウント値はアドレスとして第１記
憶手段ＲＡＭ１に入力される。
【００２６】次いで、演算制御装置ＳＴは第１記憶手段
ＲＡＭ１内の番地指定された記憶位置へヌル識別子を書
込ませ、これと同時にカウンタＺのカウント値をインク
リメントする。この処理は第１記憶手段ＲＡＭ１全体に
ヌル識別子が書込まれるまで第１記憶手段ＲＡＭ１の全
ての記憶位置において繰り返し実行される。第１記憶手
段ＲＡＭ１の全ての記憶位置にヌル識別子が書込まれた
後、等価の処理に必要な状態変化が実行される。
ＲＡＭ１内の番地指定された記憶位置へヌル識別子を書
込ませ、これと同時にカウンタＺのカウント値をインク
リメントする。この処理は第１記憶手段ＲＡＭ１全体に
ヌル識別子が書込まれるまで第１記憶手段ＲＡＭ１の全
ての記憶位置において繰り返し実行される。第１記憶手
段ＲＡＭ１の全ての記憶位置にヌル識別子が書込まれた
後、等価の処理に必要な状態変化が実行される。
【００２７】記憶手段（図示略）から本発明の回路に出
力されたＫＮ信号は、等価が同記憶手段内に格納された
ことを示す。演算制御装置ＳＴからＥＮＫ信号が出力さ
れることにより、等価を示す一対の識別番号ＫＮ１及び
ＫＮ２がそれぞれ対応する入力端子に入力される。比較
器Ｃは２つの識別番号ＫＮ１及びＫＮ２を比較する。２
つの識別番号ＫＮ１及びＫＮ２が同一の場合に等価は生
じない。２つの識別番号が同一でない場合、制御信号が
演算制御装置ＳＴに入力され、同演算制御装置ＳＴは同
制御信号の評価の後に、２つの識別番号のうちの大きい
方の識別番号を第１識別番号としてマルチプレクサＭ１
から出力させる。本発明に基づく処理は２つの識別番号
のうちの小さい方の識別番号を常に第１識別番号として
使用する場合にも実行可能である。次いで、第１識別番
号は演算制御装置ＳＴから発せられる次のクロック信号
によってレジスタＲ３内に格納される。この時のレジス
タＲ３の出力は常に許可または解放されているため、第
１識別番号は第１記憶手段ＲＡＭ１及び第２記憶手段Ｒ
ＡＭ２のそれぞれのアドレス入力端子、並びにレジスタ
Ｒ１及びレジスタＲ２へ送信される。次いで、演算制御
装置ＳＴは制御線を介して第１記憶手段ＲＡＭ１を読出
しモードに切換える。
力されたＫＮ信号は、等価が同記憶手段内に格納された
ことを示す。演算制御装置ＳＴからＥＮＫ信号が出力さ
れることにより、等価を示す一対の識別番号ＫＮ１及び
ＫＮ２がそれぞれ対応する入力端子に入力される。比較
器Ｃは２つの識別番号ＫＮ１及びＫＮ２を比較する。２
つの識別番号ＫＮ１及びＫＮ２が同一の場合に等価は生
じない。２つの識別番号が同一でない場合、制御信号が
演算制御装置ＳＴに入力され、同演算制御装置ＳＴは同
制御信号の評価の後に、２つの識別番号のうちの大きい
方の識別番号を第１識別番号としてマルチプレクサＭ１
から出力させる。本発明に基づく処理は２つの識別番号
のうちの小さい方の識別番号を常に第１識別番号として
使用する場合にも実行可能である。次いで、第１識別番
号は演算制御装置ＳＴから発せられる次のクロック信号
によってレジスタＲ３内に格納される。この時のレジス
タＲ３の出力は常に許可または解放されているため、第
１識別番号は第１記憶手段ＲＡＭ１及び第２記憶手段Ｒ
ＡＭ２のそれぞれのアドレス入力端子、並びにレジスタ
Ｒ１及びレジスタＲ２へ送信される。次いで、演算制御
装置ＳＴは制御線を介して第１記憶手段ＲＡＭ１を読出
しモードに切換える。
【００２８】大きい方の識別番号である第１識別番号に
よって番地指定された第１記憶手段ＲＡＭ１内の記憶位
置に格納された記憶内容は、第１記憶手段ＲＡＭ１のデ
ータ出力端子（Ｄ）から出力され、マルチプレクサＭ１
の入力端子、マルチプレクサＭ２の出力端子、第２記憶
手段ＲＡＭ２のデータ入力端子、及びヌル表示器Ｎへ送
信される。ヌル表示器Ｎは演算制御装置ＳＴに対し第１
記憶手段ＲＡＭ１から出力された記憶内容がヌル識別子
を有するか否かを示す信号を送信する。第１記憶手段Ｒ
ＡＭ１から出力された記憶内容にヌル識別子が含まれて
いる場合、演算制御装置ＳＴは第１記憶手段ＲＡＭ１に
対し、第１記憶手段ＲＡＭ１のデータ出力端子からヌル
識別子を含む記憶内容の出力を停止させ、第２識別番号
（本実施例中では小さい方の識別番号）を第２マルチプ
レクサＭ２の出力端子から出力させる。この結果、第１
記憶手段ＲＡＭ１のデータ入力端子（Ｄ）には第２識別
番号が入力される。小さい方の識別番号の値が第１記憶
手段ＲＡＭ１内の番地指定された記憶位置に格納され
る。この記憶位置は、演算制御装置ＳＴから出力された
書込みパルスがＲＡＭ１に入力されることにより、大き
い方の識別番号によって番地指定された第１記憶手段Ｒ
ＡＭ１内の記憶位置を指す。
よって番地指定された第１記憶手段ＲＡＭ１内の記憶位
置に格納された記憶内容は、第１記憶手段ＲＡＭ１のデ
ータ出力端子（Ｄ）から出力され、マルチプレクサＭ１
の入力端子、マルチプレクサＭ２の出力端子、第２記憶
手段ＲＡＭ２のデータ入力端子、及びヌル表示器Ｎへ送
信される。ヌル表示器Ｎは演算制御装置ＳＴに対し第１
記憶手段ＲＡＭ１から出力された記憶内容がヌル識別子
を有するか否かを示す信号を送信する。第１記憶手段Ｒ
ＡＭ１から出力された記憶内容にヌル識別子が含まれて
いる場合、演算制御装置ＳＴは第１記憶手段ＲＡＭ１に
対し、第１記憶手段ＲＡＭ１のデータ出力端子からヌル
識別子を含む記憶内容の出力を停止させ、第２識別番号
（本実施例中では小さい方の識別番号）を第２マルチプ
レクサＭ２の出力端子から出力させる。この結果、第１
記憶手段ＲＡＭ１のデータ入力端子（Ｄ）には第２識別
番号が入力される。小さい方の識別番号の値が第１記憶
手段ＲＡＭ１内の番地指定された記憶位置に格納され
る。この記憶位置は、演算制御装置ＳＴから出力された
書込みパルスがＲＡＭ１に入力されることにより、大き
い方の識別番号によって番地指定された第１記憶手段Ｒ
ＡＭ１内の記憶位置を指す。
【００２９】第１記憶手段ＲＡＭ１内の記憶位置にヌル
識別子が含まれない場合、探索処理が以下の工程に基づ
いて第１記憶手段ＲＡＭ１内において開始される。演算
制御装置ＳＴはその制御線を介してマルチプレクサＭ１
を制御することにより第１記憶手段ＲＡＭ１のデータ出
力端子から出力された値をレジスタＲ３に出力させ、更
に同演算制御装置ＳＴはクロック信号ＣＬＫ−Ｒ３を送
信してレジスタＲ３へ同値を格納させる。演算制御装置
ＳＴはヌル表示器Ｎを用いる前記方法に基づいてヌル識
別子が番地指定された記憶位置に格納されたか否かの確
認を実行する。この処理は記憶位置へのヌル識別子の格
納を示す信号がヌル表示器Ｎから演算制御装置ＳＴに送
信されるまで繰り返し実行される。次いで、探索工程が
中断される。演算制御装置ＳＴはクロック信号ＣＬＫ−
Ｒ１をレジスタＲ１に送信することによりレジスタＲ３
内に格納されたアドレスをレジスタＲ１内に格納させ
る。次いで、演算制御装置ＳＴは前記の方法に基づいて
小さい方の識別番号を第１記憶手段ＲＡＭ１へ出力さ
せ、ヌル識別子の探索工程が前記方法に基づいて開始さ
れる。次いで、小さい方の識別番号のヌル識別子のアド
レスはレジスタＲ２内に格納される。識別番号信号の発
信源は制御信号ＥＮＫによって不活性化され、レジスタ
Ｒ１及びＲ２からの信号はそれぞれ識別番号ＫＮ１及び
ＫＮ２の入力端子に出力され、レジスタＲ１及びＲ２か
ら出力された数値は識別番号ＫＮ１及びＫＮ２として取
り扱われる。
識別子が含まれない場合、探索処理が以下の工程に基づ
いて第１記憶手段ＲＡＭ１内において開始される。演算
制御装置ＳＴはその制御線を介してマルチプレクサＭ１
を制御することにより第１記憶手段ＲＡＭ１のデータ出
力端子から出力された値をレジスタＲ３に出力させ、更
に同演算制御装置ＳＴはクロック信号ＣＬＫ−Ｒ３を送
信してレジスタＲ３へ同値を格納させる。演算制御装置
ＳＴはヌル表示器Ｎを用いる前記方法に基づいてヌル識
別子が番地指定された記憶位置に格納されたか否かの確
認を実行する。この処理は記憶位置へのヌル識別子の格
納を示す信号がヌル表示器Ｎから演算制御装置ＳＴに送
信されるまで繰り返し実行される。次いで、探索工程が
中断される。演算制御装置ＳＴはクロック信号ＣＬＫ−
Ｒ１をレジスタＲ１に送信することによりレジスタＲ３
内に格納されたアドレスをレジスタＲ１内に格納させ
る。次いで、演算制御装置ＳＴは前記の方法に基づいて
小さい方の識別番号を第１記憶手段ＲＡＭ１へ出力さ
せ、ヌル識別子の探索工程が前記方法に基づいて開始さ
れる。次いで、小さい方の識別番号のヌル識別子のアド
レスはレジスタＲ２内に格納される。識別番号信号の発
信源は制御信号ＥＮＫによって不活性化され、レジスタ
Ｒ１及びＲ２からの信号はそれぞれ識別番号ＫＮ１及び
ＫＮ２の入力端子に出力され、レジスタＲ１及びＲ２か
ら出力された数値は識別番号ＫＮ１及びＫＮ２として取
り扱われる。
【００３０】入力信号ＫＮによって識別が可能な全ての
等価が第１記憶手段ＲＡＭ１内へ入力されると、即座に
割付けテーブルを形成すべく回路内に状態変化が生じ
る。カウンタＺが起動され、カウント値はヌル・アドレ
スとして第１記憶手段ＲＡＭ１へ送信される。第１記憶
手段ＲＡＭ１内の番地指定された記憶位置の内容はヌル
表示器によって読み取られる。第１記憶手段ＲＡＭ１内
の前記の記憶位置にヌル識別子が記憶されている場合、
演算制御装置ＳＴはその制御線を介して第１記憶手段Ｒ
ＡＭ１の入力を不活性化し、かつそのイネーブル出力端
子から信号を出力してマルチプレクサＭ２から前記記憶
位置に対応するカウント値を出力させる。このカウント
値は書込みパルスＷによって記憶手段ＲＡＭ２内へ入力
される。次いで、カウンタＺのカウント値がインクリメ
ントされ、前記の処理が第１記憶手段ＲＡＭ１内のヌル
識別子を有する全ての記憶位置に対して繰り返し実行さ
れる。記憶手段ＲＡＭ１内の記憶位置の１つにおいてヌ
ル識別子が含まれないことが確定された場合、演算制御
装置ＳＴは、第１記憶手段ＲＡＭ１内に格納されたその
記憶内容をマルチプレクサＭ１の出力端子からレジスタ
Ｒ３の入力端子へ向けて出力させるべくマルチプレクサ
Ｍ１を制御する。
等価が第１記憶手段ＲＡＭ１内へ入力されると、即座に
割付けテーブルを形成すべく回路内に状態変化が生じ
る。カウンタＺが起動され、カウント値はヌル・アドレ
スとして第１記憶手段ＲＡＭ１へ送信される。第１記憶
手段ＲＡＭ１内の番地指定された記憶位置の内容はヌル
表示器によって読み取られる。第１記憶手段ＲＡＭ１内
の前記の記憶位置にヌル識別子が記憶されている場合、
演算制御装置ＳＴはその制御線を介して第１記憶手段Ｒ
ＡＭ１の入力を不活性化し、かつそのイネーブル出力端
子から信号を出力してマルチプレクサＭ２から前記記憶
位置に対応するカウント値を出力させる。このカウント
値は書込みパルスＷによって記憶手段ＲＡＭ２内へ入力
される。次いで、カウンタＺのカウント値がインクリメ
ントされ、前記の処理が第１記憶手段ＲＡＭ１内のヌル
識別子を有する全ての記憶位置に対して繰り返し実行さ
れる。記憶手段ＲＡＭ１内の記憶位置の１つにおいてヌ
ル識別子が含まれないことが確定された場合、演算制御
装置ＳＴは、第１記憶手段ＲＡＭ１内に格納されたその
記憶内容をマルチプレクサＭ１の出力端子からレジスタ
Ｒ３の入力端子へ向けて出力させるべくマルチプレクサ
Ｍ１を制御する。
【００３１】第１記憶手段ＲＡＭ１内に以前に存在した
アドレスは、信号ＣＬＫ−Ｒ１及びＣＬＫ−Ｒ３によっ
てレジスタＲ１内に記憶される。また、第１記憶手段Ｒ
ＡＭ１内に格納されていた前記の記憶内容は第１記憶手
段ＲＡＭ１に対する新たなアドレスとしてレジスタＲ３
内に入力される。ヌル表示器Ｎによってヌル識別子の存
在について再び第１記憶手段ＲＡＭ１を探索する。ヌル
識別子が含まれていない場合、第１記憶手段ＲＡＭ１内
の番地指定された記憶位置の記憶内容はレジスタＲ３内
に次のアドレスとして再度入力される。この処理はヌル
識別子を有する記憶位置が発見されるまで繰返し実行さ
れる。
アドレスは、信号ＣＬＫ−Ｒ１及びＣＬＫ−Ｒ３によっ
てレジスタＲ１内に記憶される。また、第１記憶手段Ｒ
ＡＭ１内に格納されていた前記の記憶内容は第１記憶手
段ＲＡＭ１に対する新たなアドレスとしてレジスタＲ３
内に入力される。ヌル表示器Ｎによってヌル識別子の存
在について再び第１記憶手段ＲＡＭ１を探索する。ヌル
識別子が含まれていない場合、第１記憶手段ＲＡＭ１内
の番地指定された記憶位置の記憶内容はレジスタＲ３内
に次のアドレスとして再度入力される。この処理はヌル
識別子を有する記憶位置が発見されるまで繰返し実行さ
れる。
【００３２】この第１記憶手段ＲＡＭ１内のこの記憶位
置のアドレスは制御信号ＣＬＫ−Ｒ２によってレジスタ
Ｒ２内に入力される。これと同時に、レジスタＲ１は演
算制御装置ＳＴによって解放され、その内容は識別番号
ＫＮ１の入力端子へ出力される。そして、識別番号ＫＮ
１の入力端子に入力されたレジスタＲ１の記憶内容はマ
ルチプレクサＭ１を制御することによりレジスタＲ３へ
出力される。レジスタＲ１の記憶内容は演算制御装置Ｓ
Ｔから出力される制御信号ＣＬＫ−Ｒ３によりレジスタ
Ｒ３に格納される。
置のアドレスは制御信号ＣＬＫ−Ｒ２によってレジスタ
Ｒ２内に入力される。これと同時に、レジスタＲ１は演
算制御装置ＳＴによって解放され、その内容は識別番号
ＫＮ１の入力端子へ出力される。そして、識別番号ＫＮ
１の入力端子に入力されたレジスタＲ１の記憶内容はマ
ルチプレクサＭ１を制御することによりレジスタＲ３へ
出力される。レジスタＲ１の記憶内容は演算制御装置Ｓ
Ｔから出力される制御信号ＣＬＫ−Ｒ３によりレジスタ
Ｒ３に格納される。
【００３３】次いで、レジスタＲ２の出力が解放される
ことによりマルチプレクサＭ２の入力端子へレジスタＲ
２の記憶内容が入力される。そしてマルチプレクサＭ２
はレジスタＲ２の記憶内容をその出力端子から出力す
る。このマルチプレクサＭ２から出力された値は演算制
御装置ＳＴから第２記憶手段ＲＡＭ２に送信された書込
みパルスによって第２記憶手段ＲＡＭ２内へ格納され
る。
ことによりマルチプレクサＭ２の入力端子へレジスタＲ
２の記憶内容が入力される。そしてマルチプレクサＭ２
はレジスタＲ２の記憶内容をその出力端子から出力す
る。このマルチプレクサＭ２から出力された値は演算制
御装置ＳＴから第２記憶手段ＲＡＭ２に送信された書込
みパルスによって第２記憶手段ＲＡＭ２内へ格納され
る。
【００３４】次いでカウント値がインクリメントされ、
前記方法に基づく第１記憶手段ＲＡＭ１内の次の記憶位
置に対するヌル識別子の探索が再開され、この探索は割
付けテーブルの全ての記憶位置が第２記憶手段ＲＡＭ２
内に入力されるまで継続される。演算制御装置ＳＴはカ
ウンタＺのエンド・メッセージ出力端子Ｕから出力され
る信号によって、割付けテーブルの全ての記憶位置が第
２記憶手段ＲＡＭ２内に入力されたことを検知する。演
算制御装置ＳＴは状態信号Ｕの検知の後に演算処理を終
了するとともに、次の処理を実行すべく準備完了を示す
レディ信号（READY-Signal）を制御線を介して外部へ送
信する。
前記方法に基づく第１記憶手段ＲＡＭ１内の次の記憶位
置に対するヌル識別子の探索が再開され、この探索は割
付けテーブルの全ての記憶位置が第２記憶手段ＲＡＭ２
内に入力されるまで継続される。演算制御装置ＳＴはカ
ウンタＺのエンド・メッセージ出力端子Ｕから出力され
る信号によって、割付けテーブルの全ての記憶位置が第
２記憶手段ＲＡＭ２内に入力されたことを検知する。演
算制御装置ＳＴは状態信号Ｕの検知の後に演算処理を終
了するとともに、次の処理を実行すべく準備完了を示す
レディ信号（READY-Signal）を制御線を介して外部へ送
信する。
【００３５】以上、本発明に基づく画像構造の認識方法
では、アドレスが付された全等価の識別番号の割付けを
含む割付けテーブルが中間コードから直接形成されてい
るため、等価が認識された瞬間に同等価の評価を実行で
き、全ての等価が揃った時点で初めて探索演算規則を開
始する従来の演算処理より等価の処理時間が短縮され
る。本発明に基づく等価の分析工程数は等価の重複係数
（Verschachtelungstiefe ）と同一である。これと同一
処理をコンピュータを使用する探索演算規則で実行した
場合の分析工程数は、全ての等価の最大重複係数と同一
となる。
では、アドレスが付された全等価の識別番号の割付けを
含む割付けテーブルが中間コードから直接形成されてい
るため、等価が認識された瞬間に同等価の評価を実行で
き、全ての等価が揃った時点で初めて探索演算規則を開
始する従来の演算処理より等価の処理時間が短縮され
る。本発明に基づく等価の分析工程数は等価の重複係数
（Verschachtelungstiefe ）と同一である。これと同一
処理をコンピュータを使用する探索演算規則で実行した
場合の分析工程数は、全ての等価の最大重複係数と同一
となる。
【００３６】
【発明の効果】以上詳述したように、本発明によれば、
画像構造の形状及び特徴にとらわれることなく等価の分
析に要する時間を短縮してリアルタイムにおける画像処
理を可能にするという優れた効果を発揮する。
画像構造の形状及び特徴にとらわれることなく等価の分
析に要する時間を短縮してリアルタイムにおける画像処
理を可能にするという優れた効果を発揮する。
【図１】本発明に基づく回路構成。
【図２】画素グループに対する識別番号の割付けを有す
る画像構造。
る画像構造。
Ｍ１…第１マルチプレクサ、Ｍ２…第２マルチプレク
サ、Ｚ…カウンタ、Ｃ…比較器、ＫＮ１，ＫＮ２…識別
番号信号、Ｒ１…第１レジスタ、Ｒ２…第２レジスタ、
Ｒ３…第３レジスタ、ＲＡＭ１…第１記憶手段、ＲＡＭ
２…第２記憶手段、Ｎ…ヌル表示器、ＡＬ…入力信号、
Ａ１…第２記憶手段のアドレス入力端子、ＤＬ…出力信
号、Ｄ１…第２記憶手段の出力端子、ＳＴ…演算制御装
置、ＥＮ…イネーブル入力端子、Ｗ…書込み入力端子、
Ｕ…カウンタのエンド・メッセージ出力端子。
サ、Ｚ…カウンタ、Ｃ…比較器、ＫＮ１，ＫＮ２…識別
番号信号、Ｒ１…第１レジスタ、Ｒ２…第２レジスタ、
Ｒ３…第３レジスタ、ＲＡＭ１…第１記憶手段、ＲＡＭ
２…第２記憶手段、Ｎ…ヌル表示器、ＡＬ…入力信号、
Ａ１…第２記憶手段のアドレス入力端子、ＤＬ…出力信
号、Ｄ１…第２記憶手段の出力端子、ＳＴ…演算制御装
置、ＥＮ…イネーブル入力端子、Ｗ…書込み入力端子、
Ｕ…カウンタのエンド・メッセージ出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウス シンプケ ドイツ連邦共和国 イェナ デー−07747 フェリックス−アウアーバッハ−シュト ラーセ 12
Claims (2)
- 【請求項１】 複数の線内に形成された位相幾何学的に
連続する画像構造の認識方法であって、１つの線内にお
いて同一特性を有する少なくとも１つの画素から構成さ
れた画素グループに連続する識別番号をそれぞれ割付け
し、前記線の次に位置する線内の画素グループには、線
の延びる方向に沿って少なくとも１つの画素を介して最
初に接する直前の線内の画素グループに既に割付けられ
た識別番号と同一の識別番号を付与する認識方法におい
て、 各記憶位置に対する特徴付けされた初期状態を備え、か
つ番地付けが施された第１記憶手段のアドレス値とし
て、異なる識別番号を有する互いに接触し合う画素グル
ープの一対の識別番号から任意に選択された一方を使用
し、かつ前記一対の識別番号から任意に選択された一方
の識別番号を第１識別番号としても使用し、前記第１識
別番号によって番地指定された記憶位置が特徴付けされ
た初期状態を有する場合に、前記一対の識別番号のうち
の他方の識別番号を前記第１識別番号によって番地指定
された記憶位置に対するデータ値として使用する第１工
程と、 前記第１識別番号によって番地指定された記憶位置が特
徴付けされた初期状態を有しない場合に、前記一対の識
別番号のうちの他方の識別番号及び前記番地指定された
記憶位置に既に格納されているデータ値を、特徴付けさ
れた初期状態を備えた記憶位置を決定するためのアドレ
ス値として使用する第２工程と、ここで前記アドレス値
を第１工程で使用する識別番号として扱い、更に特徴付
けされた初期状態を備えた記憶位置が検出されるまでの
間、アドレス値に対して決定された各データ値をアドレ
スとして再度使用することと、更に第２工程において同
一のアドレス値の形成をもたらす一対の識別番号を無視
することと、 番地指定可能な第２記憶手段内において割付けテーブル
を形成する第３工程と、ここで第１工程から得られたア
ドレス値に対応する記憶位置に対し、前記アドレス値が
特徴付けされた初期状態を有する場合には同アドレス値
をそのデータ値として付与し、前記アドレス値が特徴付
けされた初期状態を有しない場合には、特徴付けされた
初期状態を備えた記憶位置が検出されるまで、格納され
たデータ値をアドレス値として使用し、そのアドレス値
を前記特徴付けされた初期状態を有しないアドレス値に
対するデータ値として使用することとからなる認識方
法。 - 【請求項２】 複数の線内に形成された位相幾何学的に
連続する画像構造を画素グループの異なる一対の識別番
号を処理する手段を用いることによって認識する回路構
成であって、前記画素グループは少なくとも１つの画素
を有し、かつ互いに隣接する複数の線内に形成された前
記画像構造内において互いに隣接し合っており、ここで
１つの線内に位置する前記画素グループの識別番号は連
続的に割付けられており、前記線の次に位置する線内の
画素グループが線の延びる方向に沿って少なくとも１つ
の画素を介して最初に接する直前の線内の画素グループ
に既に割付けられた識別番号と同一の識別番号を付与さ
れており、 前記回路構成における第１マルチプレクサ（Ｍ１）及び
第２マルチプレクサ（Ｍ２）のそれぞれ１つの入力端子
はカウンタ（Ｚ）のカウント値出力端子に対して接続さ
れ、前記第２マルチプレクサ（Ｍ２）の１つの入力端子
は固定電圧源に対して接続され、比較器（Ｃ）は識別番
号信号（ＫＮ１，ＫＮ２）のそれぞれに対応する入力端
子を有し、前記比較器の入力端子はそれぞれ第１レジス
タ（Ｒ１）及び第２レジスタ（Ｒ２）の出力端子に対し
て接続され、前記第１レジスタ（Ｒ１）及び第２レジス
タ（Ｒ２）のデータ入力端子は第３レジスタ（Ｒ３）の
出力端子に対して接続され、更に前記第３レジスタ（Ｒ
３）の出力端子は第１記憶手段（ＲＡＭ１）及び第２記
憶手段（ＲＡＭ２）のそれぞれのアドレス入力端子
（Ａ）に対して接続され、第３レジスタ（Ｒ３）の入力
端子は第１マルチプレクサ（Ｍ１）の出力端子に対して
接続され、 更に、第１記憶手段（ＲＡＭ１）のデータ入出力端子
（Ｄ）は第１マルチプレクサ（Ｍ１）の別入力端子と、
第２マルチプレクサ（Ｍ２）のデータ出力端子と、ヌル
表示器（Ｎ）の入力端子と、入力信号（ＡＬ）に対する
アドレス入力端子（Ａ１）及び出力信号（ＤＬ）の出力
端子（Ｄ１）を備えた第２記憶手段（ＲＡＭ２）のデー
タ入力端子（Ｄ）とに対して接続され、 ＫＮ信号入力端子、リセット信号入力端子、ＥＮＫ信号
出力端子及びレディ信号出力端子を有する演算制御装置
（ＳＴ）の更なる出力端子は第１マルチプレクサ（Ｍ
１）の制御入力端子、第２マルチプレクサ（Ｍ２）の制
御入力端子、第２マルチプレクサ（Ｍ２）のイネーブル
入力端子（ＥＮ）、第１記憶手段（ＲＡＭ１）のイネー
ブル入力端子（ＥＮ）、第１記憶手段（ＲＡＭ１）の書
込み入力端子（Ｗ）、及び第２記憶手段（ＲＡＭ２）の
書込み入力端子（Ｗ）に対して接続され、更に前記演算
制御装置（ＳＴ）のＣＬＫ−Ｒ１クロック信号出力端
子、ＣＬＫ−Ｒ２クロック信号出力端子、ＣＬＫ−Ｒ３
クロック信号出力端子、及びＣＬＫ−Ｚクロック信号出
力端子はそれぞれ第１レジスタ（Ｒ１）、第２レジスタ
（Ｒ２）、第３レジスタ（Ｒ３）、及びカウンタ（Ｚ）
のそれぞれに対応する入力端子に対して接続されてお
り、更に演算制御装置（ＳＴ）の別の出力端子はカウン
タ（Ｚ）のロード入力端子（Ｌ）、第１レジスタ（Ｒ
１）のイネーブル入力端子（ＥＮ）、及び第２レジスタ
（Ｒ２）のイネーブル入力端子（ＥＮ）に対して接続さ
れ、そのうえ演算制御装置（ＳＴ）の別の入力端子はカ
ウンタ（Ｚ）のエンド・メッセージ出力端子（Ｕ）、比
較器（Ｃ）の２つの線、及びヌル表示器（Ｎ）の１つの
線に対してそれぞれ接続されていることを特徴とする回
路構成。
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1995
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