JPH08286947A

JPH08286947A - マイクロコンピュータ

Info

Publication number: JPH08286947A
Application number: JP7089254A
Authority: JP
Inventors: Shohei Maeda; 昇平前田; Shinsuke Abe; 信介阿部; Yoshikazu Sato; 由和佐藤
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp; Mitsubishi Electric Semiconductor Systems Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp; Mitsubishi Electric Semiconductor Systems Corp
Priority date: 1995-04-14
Filing date: 1995-04-14
Publication date: 1996-11-01
Anticipated expiration: 2017-08-12
Also published as: US6185731B1; JP3313007B2

Abstract

(57)【要約】【目的】外部バスを用いることなくＲＡＭ内のデータ
を外部でモニタできるマイクロコンピュータを得る。【構成】ＲＴＤ１Ａは、モニタ８１から、ＲＡＭ２の
アクセスを要求するコマンドを受信すると、ＣＰＵ１０
３がＲＡＭをアクセスしていないことを確認して、ＲＡ
Ｍ２をアクセスする。また、ｅｍＲＯＭのアクセスをモ
ニタ８１から要求されると、ＣＰＵ１０３が現在使用し
ていない方のｅｍＲＯＭをアクセスする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プログラムの動作確
認やプログラムの妥当性を検証できる機能を備えたマイ
クロコンピュータに関するものである。

【０００２】

【従来の技術】図１１は従来のマイクロコンピュータ上
のプログラムの動作確認やプログラムの妥当性を検証す
るためのシステムを示す構成図である。図において、１
０１はＣＰＵ１０３を有するマイクロコンピュータ１０
２を含むデバッグ対象システム、１０４はマイクロコン
ピュータ１０２におけるプログラムデバッグのために設
けられデュアルポートＲＡＭ１０５とデュアルポートＲ
ＡＭ１０５に接続されたシリアル入出力回路１０６とを
備えたマイクロコンピュータである。１０８はマイクロ
コンピュータ１０２のアドレスバス、１０９はマイクロ
コンピュータのデータバス、１１０はマイクロコンピュ
ータのシステムバス系信号線である。マイクロコンピュ
ータ１０４は、アドレスバス１０８、データバス１０９
およびシステムバス系信号線１１０を導入している。１
０７はシリアル入出力回路１０６からのシリアル出力デ
ータ線である。なお、システムバス系信号線１１０は、
メモリリード信号やメモリライト信号などのシステムバ
ス系信号を伝達する。

【０００３】次に動作について説明する。マイクロコン
ピュータ１０２上のプログラムの動作確認やプログラム
の妥当性を検証するために、プログラムによる演算の途
中経過や演算結果を外部でモニタできると便利である。
図１１に示すシステムは、そのような要請に応えるため
に構築されたものである。なお、ここでは、デバッグと
は、プログラム実行中のＲＡＭ内のデータをモニタする
ことをいう。デバッグ対象システム１０１におけるマイ
クロコンピュータ１０２がＲＯＭやＲＡＭ等を内蔵する
１チップマイクロコンピュータである場合には、実際の
運用時には、内蔵されているＲＡＭが用いられる。しか
し、デバッグ時には、ＲＡＭとしてマイクロコンピュー
タ１０４上のデュアルポートＲＡＭ１０５が用いられ
る。すなわち、デバッグ時には、マイクロコンピュータ
１０２がプログラムを実行しているときに、デュアルポ
ートＲＡＭ１０５にデータを書き込むとともにデュアル
ポートＲＡＭ１０５からデータを読み出す。

【０００４】マイクロコンピュータ１０４において、デ
ュアルポートＲＡＭ１０５の内容は、シリアル入出力回
路１０６およびシリアル出力データ線１０７を介して適
宜外部に出力される。外部に置かれた表示装置や出力装
置を有するモニタシステム（図示せず）は、マイクロコ
ンピュータ１０４からデュアルポートＲＡＭ１０５の内
容を受信する。以上のようにして、マイクロコンピュー
タ１０２におけるプログラム実行中のＲＡＭのデータ内
容が、モニタシステムにおいて得られる。そして、デバ
ッグ実行者は、モニタシステムにおいて得られたデータ
が所望のデータであるか、あるいは、妥当なデータであ
るのか判断する。そして、その判断結果にもとづいて、
マイクロコンピュータ１０２上のプログラムが妥当なも
のになっているのかどうか判定する。

【０００５】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータ１０２は以上のように構成されているので、マイ
クロコンピュータ１０２は、運用時には内蔵ＲＡＭをア
クセスするのに対して、デバッグ時には、アドレスバス
１０８、データバス１０９およびシステムバス系信号線
１１０を介して、すなわち、外部バスを介してデュアル
ポートＲＡＭ１０５へのアクセスを行う。内部バスによ
るアクセスに比べて外部バスによるアクセスは時間がか
かるので、バスサイクルを高速化するとデュアルポート
ＲＡＭ１０５へのアクセスが不可能になってくる。すな
わち、バスサイクルを高速化するとデバッグができなく
なり、結局、バスサイクルの高速化に限界が生ずるとい
う問題点があった。なお、ソフトウェアの診断やデバッ
グ用の動作モードを有するマイクロコンピュータとし
て、特開平５−３３４１１４号公報に記載されたものが
ある。

【０００６】この発明は上記のような問題点を解消する
ためになされたもので、外部バスを用いることなくＲＡ
Ｍ内のデータを外部でモニタでき、しかも、ＣＰＵの内
部バスを占有することなくＲＡＭ内のデータを外部でモ
ニタできるマイクロコンピュータを得ることを目的とす
る。

【０００７】

【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、外部から内部ＲＡＭの読み
出しアドレスを受信するとＣＰＵが内部ＲＡＭをアクセ
スしていないときに内部ＲＡＭ内のデータを読み出し、
読み出したデータを外部に出力するリアルタイムデバッ
ガを備えたものである。

【０００８】請求項２記載の発明に係るマイクロコンピ
ュータは、リアルタイムデバッガが、外部から供給され
たＲＡＭのアドレスを指すアドレスデータを格納する複
数のアドレスレジスタと、ＲＡＭに与えられるアドレス
データに対応するアドレスレジスタを示すアドレスポイ
ンタとを有する構成としたものである。

【０００９】請求項３記載の発明に係るマイクロコンピ
ュータは、リアルタイムデバッガとＲＡＭとの間に設け
られたローカルアドレスバスと、ＲＡＭとリアルタイム
デバッガとの間に設けられたローカルデータバスと、リ
アルタイムデバッガにおける複数のアドレスレジスタを
ローカルアドレスバスに接続するスイッチと、ＣＰＵの
アドレスバスをＲＡＭから切り離すスイッチとを備えた
ものである。

【００１０】請求項４記載の発明に係るマイクロコンピ
ュータは、リアルタイムデバッガが、リアルタイムデバ
ッガの動作状態を指定するコマンドデータと読み出しア
ドレスを指定するアドレスデータとを含むコマンドを受
信し、受信したコマンドに応じた動作を行う制御部を有
する構成としたものである。

【００１１】請求項５記載の発明に係るマイクロコンピ
ュータは、リアルタイムデバッガが、外部に出力するデ
ータが有意であることを示す信号を出力する構成とした
ものである。

【００１２】請求項６記載の発明に係るマイクロコンピ
ュータは、リアルタイムデバッガが、外部からのリセッ
ト信号を入力するためのリセット信号線と、ＣＰＵから
のリセット信号を入力するためのリセット信号線とを導
入する構成としたものである。

【００１３】請求項７記載の発明に係るマイクロコンピ
ュータは、リアルタイムデバッガが、ＣＰＵの割り込み
要求の状態を設定するステータスレジスタを含み、ステ
ータスレジスタの内容を外部に出力する構成としたもの
である。

【００１４】請求項８記載の発明に係るマイクロコンピ
ュータは、リアルタイムデバッガが、ＣＰＵの内部クロ
ックをカウントするカウンタを含み、カウンタの内容を
外部に出力する構成としたものである。

【００１５】請求項９記載の発明に係るマイクロコンピ
ュータは、リアルタイムデバッガが、外部からの要求に
応じて、ＣＰＵがＲＡＭをアクセスしていないときにＲ
ＡＭをアクセスする構成としたものである。

【００１６】請求項１０記載の発明に係るマイクロコン
ピュータは、ＣＰＵからデータの読み出しのみが可能で
あってリアルタイムデバッガからデータの読み出しおよ
び書き込みが可能な同一のアドレス空間を有する２つの
エミュレーションＲＯＭを備え、リアルタイムデバッガ
が、ＣＰＵが使用していない方のエミュレーションＲＯ
Ｍを外部からの要求に応じてアクセスする構成としたも
のである。

【００１７】請求項１１記載の発明に係るマイクロコン
ピュータは、リアルタイムデバッガとＲＡＭとの間に設
けられたローカルアドレスバスと、ＲＡＭとリアルタイ
ムデバッガとの間に設けられたローカルデータバスと、
ＲＡＭとローカルバスとの間に設けられたスイッチと、
ＲＡＭとＣＰＵのバスとの間に設けられたスイッチと、
ＲＡＭ内のデータをローカルデータバスに出力するバッ
ファと、ＲＡＭ内のデータをＣＰＵのデータバスに出力
するバッファとを備えたものである。

【００１８】請求項１２記載の発明に係るマイクロコン
ピュータは、リアルタイムデバッガが、リアルタイムデ
バッガの動作状態を指定するコマンドデータと読み出し
アドレスを指定するアドレスデータとを含むコマンドを
受信し、受信したコマンドに応じた動作を行う制御部を
有する構成としたものである。

【００１９】請求項１３記載の発明に係るマイクロコン
ピュータは、制御部が、全ビットが同一ビットで構成さ
れた復帰コマンドを受信した場合に、復帰コマンドに続
いて受信するコマンド中の復帰コマンドを構成するビッ
トとは異なるビットを検出して、以後受信するコマンド
の再同期を確立する構成としたものである。

【００２０】請求項１４記載の発明に係るマイクロコン
ピュータは、リアルタイムデバッガが、外部に出力する
データの送出開始時に、そのデータに対応したコマンド
に応じたパルス幅を有する信号を出力する構成としたも
のである。

【００２１】そして、請求項１５記載の発明に係るマイ
クロコンピュータは、リアルタイムデバッガが、ＣＰＵ
からのリセット信号を入力するためのリセット信号線を
導入する構成としたものである。

【００２２】

【作用】請求項１記載の発明におけるリアルタイムデバ
ッガは、ＣＰＵがＲＡＭをアクセスしているかどうか確
認し、ＣＰＵがＲＡＭをアクセスしていないときに、外
部から指定されたアドレスのデータをＲＡＭから読み出
す。

【００２３】請求項２記載の発明におけるリアルタイム
デバッガは、外部から入力したアドレスデータを順次各
アドレスレジスタに格納し、アドレスレジスタを指すア
ドレスポインタの内容に従って各アドレスレジスタ中の
アドレスデータをＲＡＭ側に供給する。

【００２４】請求項３記載の発明におけるリアルタイム
デバッガは、ローカルアドレスバスおよびローカルデー
タバスを用いてＲＡＭをアクセスする。リアルタイムデ
バッガがＲＡＭをアクセスする際に、スイッチは、ＲＡ
ＭとＣＰＵとの間を切り離す。

【００２５】請求項４記載の発明における制御部は、コ
マンドデータおよびアドレスデータを含むコマンドを外
部から受信し、受信したコマンド中のコマンドデータに
従ってＲＡＭからデータを読み出す処理等を行う。

【００２６】請求項５記載の発明におけるリアルタイム
デバッガは、ＲＡＭのデータを読み出してそれを外部に
出力する際に、データが有意であることを示す信号も外
部に出力する。

【００２７】請求項６記載の発明におけるリアルタイム
デバッガは、外部からのリセット信号線またはＣＰＵか
らのリセット信号線にリセット信号が現れるとリセット
動作を行う。

【００２８】請求項７記載の発明におけるリアルタイム
デバッガは、ＲＡＭから読み出したデータとともに、Ｃ
ＰＵの割り込み状態を示す情報も外部に出力する。

【００２９】請求項８記載の発明におけるリアルタイム
デバッガは、ＲＡＭから読み出したデータとともに、Ｃ
ＰＵの外部クロックのカウント結果も外部に出力する。

【００３０】請求項９記載の発明におけるリアルタイム
デバッガは、ＣＰＵがＲＡＭをアクセスしているかどう
か確認し、ＣＰＵがＲＡＭをアクセスしていないとき
に、外部から指定されたアドレスのデータをＲＡＭから
読み出す。あるいは、ＣＰＵがＲＡＭをアクセスしてい
ないときに、外部から供給されたデータを指定されたア
ドレスに書き込む。

【００３１】請求項１０記載の発明におけるリアルタイ
ムデバッガは、２つのエミュレーションＲＯＭのうちの
ＣＰＵが使用していない方のエミュレーションＲＯＭ
を、外部からの要求に応じてアクセスする。

【００３２】請求項１１記載の発明におけるリアルタイ
ムデバッガは、ローカルアドレスバスおよびローカルデ
ータバスを用いてＲＡＭをアクセスする。リアルタイム
デバッガがＲＡＭをアクセスする際に、スイッチおよび
バッファは、ＲＡＭとＣＰＵとの間を切り離す。

【００３３】請求項１２記載の発明における制御部は、
コマンドデータおよびアドレスデータを含むコマンドを
外部から受信し、受信したコマンド中のコマンドデータ
に従ってＲＡＭからデータを読み出す処理やＲＡＭにデ
ータを書き込む処理等を行う。

【００３４】請求項１３記載の発明におけるリアルタイ
ムデバッガは、リアルタイムデバッガの暴走状態を検出
したことにもとづいて発行された復帰コマンドを受信す
ると、その復帰コマンドに続いて受信するコマンドのビ
ット極性変化部分を検出して、以後のコマンド受信のビ
ット同期を再確立する。

【００３５】請求項１４記載の発明におけるリアルタイ
ムデバッガは、外部に設けられたモニタシステムがデー
タの区切りを容易に認識できるように、かつ、どのコマ
ンドに応じたデータが出力されたか容易に認識できるよ
うに、受信したコマンドに応じたパルス幅を有する信号
を、データ送出時に出力する。

【００３６】そして、請求項１５記載の発明におけるリ
アルタイムデバッガは、ＣＰＵからのリセット信号線に
リセット信号が現れるとリセット動作を行う。

【００３７】

【実施例】

実施例１．図１はこの発明の第１の実施例によるマイク
ロコンピュータの構成を示すブロック図である。図にお
いて、１はデバッグを支援するためのマイクロコンピュ
ータに内蔵されたリアルタイムデバッガ（以下、ＲＴＤ
という。）、２はマイクロコンピュータに内蔵されてい
るＲＡＭ、３はＣＰＵ１０３側の制御信号とＲＴＤ１側
の制御信号とのうちのいずれかをＲＡＭ２に供給するセ
レクタ、４はＣＰＵ１０３のアドレスバス、５はＣＰＵ
１０３のデータバス、６はＣＰＵ１０３からのシステム
バス系信号線、７はセレクタ３からＲＡＭ２へのシステ
ムバス系信号線、８はセレクタ３からＲＡＭ２へのＲＡ
Ｍセレクト信号を伝達するＲＡＭセレクト信号線、９は
ＲＡＭ２とデータバス５との間に設けられたバッファ、
１０はＲＡＭ２に供給されるアドレス信号の入力をアド
レスバス４からとするかＲＴＤ１のローカルアドレスバ
ス１１からとするかを決めるスイッチ、１２はＲＡＭ２
からＲＴＤ１に至るローカルデータバスである。

【００３８】ＲＴＤ１において、２１はアドレスポイン
タ２２を有しＲＡＭ２内のデータをＲＴＤ１側に取り込
む制御を行う制御部、２３は外部に設けられているモニ
タシステムからのコマンドを受信する受信用シフトレジ
スタ、２４はモニタシステムに出力されるデータが設定
される送信用バッファレジスタ、２５はモニタシステム
にデータを出力する送信用シフトレジスタ、２６は受信
用シフトレジスタ２３からのコマンドデータを格納する
コマンドレジスタ、２７は受信用シフトレジスタ２３か
らのアドレスデータを格納するアドレスレジスタ、２８
はアドレスレジスタ２７をローカルアドレスバス１１に
接続するスイッチ、２９はマイクロコンピュータの内部
で使用されるクロック信号をカウントするカウンタ、３
０はマイクロコンピュータにおける割り込み要求の発生
に応じてビット極性が反転するステータスレジスタ、３
１はローカルデータバス１２の出力、カウンタ２９のカ
ウント値またはステータスレジスタ３０の設定値を送信
用バッファレジスタ２４に供給するセレクタである。な
お、この実施例では、１６個のアドレスレジスタ２７が
設けられている。

【００３９】４１はＣＰＵ１０３からＲＴＤ１に与えら
れるリセット信号を伝達するリセット信号線、４２はＣ
ＰＵ１０３からのＲＡＭセレクト信号を伝達するＲＡＭ
セレクト信号線、４３はＲＴＤ１から出力されるＲＡＭ
セレクト信号を伝達するＲＡＭセレクト信号線、４４は
ＲＴＤ１から出力されるシステムバス系信号を伝達する
システムバス系信号線、５１はモニタシステムからのコ
マンドを伝達するシリアル入力データ線、５２はシフト
クロックを伝達するクロック線、５３は制御部２１から
出力されるアクノレッジ信号（ＤＴＡＣＫＢ信号）を伝
達する信号線、５４は送信用シフトレジスタ２５からの
シリアルデータを伝達するシリアル出力データ線、５５
は外部からＲＴＤ１に与えられるリセット信号を伝達す
るリセット信号線である。

【００４０】次に動作について説明する。ＣＰＵ１０３
は、プログラムに従って所定の制御動作を行う。そし
て、ＲＡＭ２のアクセスを行うときには、アドレスデー
タをアドレスバス４に出力するとともに、必要なシステ
ムバス系信号をＲＡＭ２に供給する。データを書き込む
場合には、書き込みデータをデータバス５に出力する。
データを読み出す場合には、ＲＡＭ２からデータがデー
タバス５に出力される。このとき、セレクタ３は、ＣＰ
Ｕ１０３側からのＲＡＭセレクト信号をＲＡＭセレクト
信号線８に出力し、ＣＰＵ１０３側からのシステムバス
系信号をシステムバス系信号線７に出力するように設定
されている。また、スイッチ１０は閉状態、スイッチ２
８は開状態に設定されている。バッファ９は導通状態に
なっている。

【００４１】ＲＴＤ１は、ＲＡＭ２内のデータを読み出
して外部に出力するために、例えば、以下のようなコマ
ンドを扱えるようになっている。

【００４２】ニーモニックコマンドオペランドＩＮＩ００無しＳＥＴ０１Ａ０〜Ａ１４ＳＡＲ１０Ａ１５ＴＲＮ１１無し

【００４３】「ＩＮＩ」は、ＲＴＤ１の内部状態を初期
状態に戻すコマンドである。アドレスの設定を変更する
ときに、新しいアドレスデータの送信に先立ってこのコ
マンドがＲＴＤ１に送信される。「ＳＥＴ」は、読み出
しアドレスの設定を行うためのコマンドである。「ＳＡ
Ｒ」は、読み出しアドレスの設定を完了し、ＲＡＭへの
アクセスを開始することを示すコマンドである。「ＴＲ
Ｎ」は、ＤＴＡＣＫＢ信号をアサートし、ＲＴＤ１がデ
ータの送信を開始することを指示するコマンドである。
なお、この実施例では、Ａ０〜Ａ１５は、それぞれ、１
つのアドレスを意味する。

【００４４】外部のモニタシステムは、ＲＡＭ２のデー
タを読み出したいときに、例えば、以下のようなコマン
ド列をＲＴＤ１に送信する。

【００４５】ＳＥＴＡ０ＳＥＴＡ１・・・ＳＥＴＡ１４ＳＡＲＡ１５ＴＲＮ・・・ＩＮＩＳＥＴＡ０ＳＥＴＡ１・・・ＳＥＴＡ１４ＳＡＲＡ１５ＴＲＮ・

【００４６】ＲＴＤ１は、リセット信号線５５を介して
入力されたリセット信号によって、または、リセット信
号線４１を介して入力されたＣＰＵ１０３に対するリセ
ット信号によってリセットされている。リセット後のア
ドレスポインタ２２の設定値は０であり、コマンドレジ
スタ２６の値も０である。リセット後、制御部２１は、
アドレスデータの受信を待つ状態にある。また、制御部
２１は、ＤＴＡＣＫＢ信号を「１（ハイレベル）」にす
る。さらに、受信用シフトレジスタ２３の出力が第１番
目のアドレスデータ（Ａ０）用のアドレスレジスタ２７
に入力されるように、受信用シフトレジスタ２３と各ア
ドレスレジスタ２７との間の接続状態が設定されてい
る。なお、ＤＴＡＣＫＢ信号は、ローアクティブであ
る。

【００４７】各コマンドは、シリアル入力データ線５１
を介して、クロック信号線５２上のクロック信号の立ち
上がりに同期して受信用シフトレジスタ２３に順次入力
する。受信用シフトレジスタ２３の上位２ビットは、コ
マンドレジスタ２６に設定される。１番目に受信したコ
マンド、すなわち［ＳＥＴＡ０］は、第１番目のアド
レスデータを含むものであり、コマンドの受信が完了す
ると、コマンドの上位２ビットはコマンドレジスタ２６
に転送され、その他のアドレスデータはＡ０用のアドレ
スレジスタ２７に転送される。コマンドの受信が完了し
たときに、アドレスポインタ２２の値は＋１される。ま
た、受信用シフトレジスタ２３と各アドレスレジスタ２
７との間の接続状態は、受信用シフトレジスタ２３の出
力が第２番目のアドレスデータ（Ａ１）用のアドレスレ
ジスタ２７に入力されるように設定される。

【００４８】以下、順次、［ＳＥＴＡ１］〜［ＳＡＲ
Ａ１５］のコマンドが受信され、各コマンド中のアド
レスデータは、対応するアドレスレジスタ２７に設定さ
れる。［ＳＡＲＡ１５］の受信が完了すると、コマン
ドレジスタ２６には、「０１」が設定される。制御部２
１は、コマンドレジスタ２６に「０１」が設定されたこ
とを検出して、それぞれアドレスデータを含む一連のデ
ータの受信が完了したことを知る。そして、制御部２１
は、アドレスポインタ２２の値を０に戻す。また、制御
部２１は、ＲＡＭ２内のデータの読み出しを開始する。
なお、ＲＴＤ１のここまでの動作の間、ＣＰＵ１０３
は、ＲＴＤ１の動作に関係なくプログラムを実行してい
る。

【００４９】制御部２１には、ＣＰＵ１０３がＲＡＭ２
をアクセスしていることを示すＲＡＭセレクト信号が導
入されている。制御部２１は、そのＲＡＭセレクト信号
が有意でなくなったときに、ＲＡＭ２のアクセスを開始
する。すなわち、まず、スイッチ１０を開状態にすると
ともにバッファ９の出力状態をハイインピーダンス状態
にする。また、制御部２１は、セレクタ３の接続状態
を、ＲＴＤ１からのＲＡＭセレクト信号がＲＡＭセレク
ト信号線８に出力されるように、また、ＲＴＤ１から出
力されるシステムバス系信号がシステムバス系信号線７
に出力されるように、セレクタ３の接続状態を設定す
る。さらに、制御部２１は、スイッチ２８を閉状態にす
る。従って、ＲＡＭ２とデータバス５の間、および、Ｒ
ＡＭ２とアドレスバス４との間が切り離される。そし
て、ＲＡＭ２のアドレス入力には、ＲＴＤ１からのロー
カルアドレスバス１１が接続される。ここで、１６個の
アドレスレジスタ２７のうち、アドレスポインタ２２の
値に対応したものの内容がローカルアドレスバス１１に
出力されるように、各アドレスレジスタ２７とローカル
アドレスバス１１との間の接続状態が設定される。

【００５０】制御部２１は、ＲＡＭセレクト信号を有意
にし、システムバス系信号線４４に読み出しを行うため
の信号を出力する。ＲＡＭ２は、セレクタ３を介して制
御部２１からのＲＡＭセレクト信号およびシステムバス
系信号を入力する。よって、ＲＡＭ２は、ローカルアド
レスバス１１を介して入力された第１番目のアドレスレ
ジスタ２７の内容に応じたアドレスデータ（Ａ０）をロ
ーカルデータバス１２に出力する。セレクタ３１は、ア
ドレスポインタ２２の値が０〜１５である間は、ローカ
ルデータバス１２を送信用バッファレジスタ２４に接続
するように設定されている。したがって、アドレスデー
タ（Ａ０）が指すアドレスの内容が、ローカルデータバ
ス１２を介して送信用バッファレジスタ２４に転送され
る。

【００５１】送信用シフトレジスタ２５の内容は、クロ
ック信号線５２上のクロック信号の立ち下がりに同期し
てシリアル出力データ線５４に出力される。送信用シフ
トレジスタ２５の内容が全て出力されると、送信用バッ
ファレジスタ２４の内容が送信用シフトレジスタ２５に
転送され、送信用シフトレジスタ２５からシリアル出力
データ線５４にその内容が出力される。すなわち、アド
レスデータ（Ａ０）が指すアドレスの内容がシリアル出
力データ線５４に出力される。制御部２１は、シリアル
出力データ線５４に有意なデータが出力され始めると同
時に、ＤＴＡＣＫＢ信号をアサートする。すなわち、ロ
ーレベルにする。この場合には、アドレスデータ（Ａ
０）が指すアドレスの内容がシリアル出力データ線５４
に出力され始めると、ＤＴＡＣＫＢ信号がローレベルに
なる。外部に設置されているモニタシステムは、ＤＴＡ
ＣＫＢ信号がローレベルになっている間、有意なデータ
がシリアル出力データ線５４に出力されていると認識す
る。

【００５２】次いで、制御部２１は、アドレスポインタ
２２の値を＋１する。よって、ローカルアドレスバス１
１に第２番目のアドレスレジスタ２７の内容が出力され
るように、ローカルアドレスバス１１と各アドレスレジ
スタ２７との間の接続が設定される。そして、制御部２
１は、ＲＡＭセレクト信号を有意にし、システムバス系
信号線４４に読み出しを行うための信号を出力する。従
って、ＲＡＭ２は、アドレスデータ（Ａ１）が指すアド
レス内のデータをローカルデータバス１２に出力する。
ローカルデータバス１２のデータは、セレクタ３１を介
して送信用バッファレジスタ２４に設定される。制御部
２１は、アドレスポインタ２２の値を＋１する。送信用
バッファレジスタ２４内のデータは、送信用シフトレジ
スタ２５の現在の内容が全て出力されると送信用シフト
レジスタ２５に転送される。そして、送信用シフトレジ
スタ２５からシリアル出力データ線５４にその内容が出
力される。

【００５３】制御部２１は、送信用バッファレジスタ２
４内のデータが送信用シフトレジスタ２５に転送される
と、次のアドレスデータ（Ａ２）が指すアドレス内のデ
ータをＲＡＭ２から読み出すために、ＲＡＭセレクト信
号を有意にし、システムバス系信号線４４に読み出しを
行うための信号を出力する。

【００５４】以上の動作が順次実行されて、最後のアド
レスデータ（Ａ１５）が指すアドレス内のデータがＲＡ
Ｍ２から読み出される。読み出されたデータは、送信用
バッファレジスタ２４および送信用シフトレジスタ２５
を介してシリアル出力データ線５４に出力される。最後
のアドレスデータ（Ａ１５）が指すアドレス内のデータ
が送信用バッファレジスタ２４に転送されると、アドレ
スポインタ２２の値は「１６」になる。

【００５５】アドレスポインタ２２の値が「１６」であ
って、送信用バッファレジスタ２４が空になると、制御
部２１は、カウンタ２９の出力が送信用バッファレジス
タ２４に転送されるように、セレクタ３１を切り替え
る。カウンタ２９は、マイクロコンピュータの内部クロ
ックをカウントしている。従って、そのときのカウント
値が送信用バッファレジスタ２４に転送される。送信用
シフトレジスタ２５の現在の内容が全て出力されると送
信用シフトレジスタ２５に転送される。そして、送信用
シフトレジスタ２５からシリアル出力データ線５４にそ
の内容が出力される。外部に設置されているモニタシス
テムは、カウンタ値を受信し、受信した値にもとづいて
ＲＴＤ使用中の時刻情報を得ることができる。

【００５６】カウンタ値が送信用バッファレジスタ２４
に転送されると、制御部２１は、アドレスポインタ２２
の値を＋１する。すなわち、アドレスポインタ２２の値
は「１７」になる。アドレスポインタ２２の値が「１
７」であって、送信用バッファレジスタ２４が空になる
と、制御部２１は、ステータスレジスタ３０の出力が送
信用バッファレジスタ２４に転送されるように、セレク
タ３１を切り替える。従って、そのときのステータスレ
ジスタ３０の値が送信用バッファレジスタ２４に転送さ
れる。送信用シフトレジスタ２５の現在の内容が全て出
力されると送信用シフトレジスタ２５に転送される。そ
して、送信用シフトレジスタ２５からシリアル出力デー
タ線５４にその内容が出力される。ステータスレジスタ
３０は、マイクロコンピュータにおいて割り込み要求が
発生するとビット反転する。従って、モニタシステム
は、ステータスレジスタ３０の値を判定することによっ
て、マイクロコンピュータにおいて割り込み要求が発生
したかどうか認識できる。すなわち、現在受信したステ
ータスレジスタ３０の値と以前に受信したステータスレ
ジスタ３０の値とが不一致であれば、以前にステータス
レジスタ３０の値を受信したときと現在との間に、割り
込み要求が発生したと認識できる。

【００５７】ステータスレジスタ３０の出力が送信用バ
ッファレジスタ２４に転送されると、制御部２１は、ア
ドレスポインタ２２の値を「０」にする。そして、アド
レスデータ（Ａ０）が指すアドレスの内容をＲＡＭ２か
ら読み出してシリアル出力データ線５４に出力する処理
からステータスレジスタ３０の値をシリアル出力データ
線５４に出力する処理までの１サイクルの処理が再度実
行される。なお、制御部２１は、アドレスポインタ２２
の値を「０」に戻すときに、クロック信号線上のクロッ
ク信号の１クロック分だけ、ＤＴＡＣＫＢ信号を「１」
にする。外部に設置されているモニタシステムは、ＤＴ
ＡＣＫＢ信号が一瞬有意でなくなったことを検出して、
１サイクルのデータ転送処理が終わったことを認識でき
る。また、制御部２１は、ＲＡＭセレクト信号線４３に
おいてＲＡＭセレクト信号を有意にする前には必ずＣＰ
Ｕ１０３からのＲＡＭセレクト信号が有意になっていな
いかどうか確認する。ＣＰＵ１０３からのＲＡＭセレク
ト信号が有意になっている場合には、その信号が有意で
なくなるまでＲＡＭセレクト信号線４３においてＲＡＭ
セレクト信号を有意にしない。

【００５８】モニタシステムは、データ転送処理の継続
中には、ＴＲＮコマンドを出し続ける。ＴＲＮコマンド
の上位２ビットは「１１」であるから、コマンドレジス
タ２６には、「１１」が設定され続ける。制御部２１
は、コマンドレジスタ２６の内容が「１１」である限り
上述したデータ転送処理を継続する。

【００５９】モニタシステムはＲＡＭ２のデータ読み出
しアドレスを変更したいときには、ＩＮＩコマンドを発
行する。すると、コマンドレジスタ２６には、ＩＮＩコ
マンドの上位２ビット「００」が設定される。制御部２
１は、コマンドレジスタ２６の内容が「００」であるこ
とを検出すると、初期化処理を行う。すなわち、アドレ
スポインタ２２の値を「０」に戻し、コマンド［ＳＥＴ
Ａ０］の受信を待つ状態になる。

【００６０】以上のようにして、ＣＰＵ１０３がマイク
ロコンピュータに内蔵されているＲＡＭ２をアクセスし
つつプログラムを実行している状態で、ＲＡＭ２の任意
の１６アドレス分のデータを外部に出力できる。しか
も、外部へのデータ転送処理は、ＣＰＵ１０３がＲＡＭ
２をアクセスしていないときに実行される。

【００６１】実施例２．図２はこの発明の第２の実施例
によるマイクロコンピュータの構成を外部のモニタシス
テムとともに示すブロック図である。マイクロコンピュ
ータにおいて、１Ａはデバッグを支援するためのマイク
ロコンピュータに内蔵されたＲＴＤ、２はマイクロコン
ピュータに内蔵されているＲＡＭ、４はＣＰＵ１０３の
アドレスバス、５はＣＰＵ１０３のデータバス、６はＣ
ＰＵ１０３からのシステムバス系信号線、４１はＣＰＵ
１０３からＲＴＤ１Ａに与えられるリセット信号を伝達
するリセット信号線、４２はＣＰＵ１０３からのＲＡＭ
セレクト信号を伝達するＲＡＭセレクト信号線、４５は
ＣＰＵ１０３からのｅｍＲＯＭセレクト信号を伝達する
ｅｍＲＯＭセレクト信号線である。

【００６２】６１は運用時のＲＯＭをエミュレートする
第１のｅｍＲＯＭ（エミュレーションＲＯＭ）、６２は
ｅｍＲＯＭ６１と同一アドレス空間にアドレスが割り当
てられた第２のｅｍＲＯＭ（エミュレーションＲＯ
Ｍ）、１１はＲＴＤ１ＡとＲＡＭ２、第１のｅｍＲＯＭ
６１および第２のｅｍＲＯＭ６２との間に設けられたロ
ーカルアドレスバス、１２はＲＴＤ１ＡとＲＡＭ２、第
１のｅｍＲＯＭ６１および第２のｅｍＲＯＭ６２との間
に設けられたローカルデータバス、４３はＲＴＤ１Ａか
らのＲＡＭセレクト信号を伝達するＲＡＭセレクト信号
線、４４はＲＴＤ１Ａからのシステムバス系信号を伝達
するシステムバス系信号線、７１はＲＴＤ１Ａからの第
１のｅｍＲＯＭセレクト信号を伝達する第１のｅｍＲＯ
Ｍセレクト信号線、７２はＣＰＵ１０３による第１のｅ
ｍＲＯＭセレクト信号を伝達する第１のｅｍＲＯＭセレ
クト信号線、７３はＲＴＤ１Ａからの第２のｅｍＲＯＭ
セレクト信号を伝達する第２のｅｍＲＯＭセレクト信号
線、７４はＣＰＵ１０３による第２のｅｍＲＯＭセレク
ト信号を伝達する第２のｅｍＲＯＭセレクト信号線であ
る。なお、ＣＰＵ１０３から出力されるＲＡＭセレクト
信号は、ＲＴＤ１Ａを通過して、ＲＴＤ１ＡからＲＡＭ
２に至るＲＡＭセレクト信号線４２で伝達される。

【００６３】モニタシステムにおいて、８１はマイクロ
コンピュータのＲＴＤ１Ａに所定のコマンドを与えると
ともにＲＴＤ１Ａからデータを受信するモニタ、８２は
ＣＰＵ１０３のアドレスバス４およびデータバス５に接
続されｅｍＲＯＭ切り替え要求ビットとｅｍＲＯＭ選択
状態ビットとを含むｅｍＲＯＭステータスレジスタであ
る。ｅｍＲＯＭ選択状態ビットは、例えば、ＣＰＵ１０
３が第１のｅｍＲＯＭ６１を選択しているときには
「１」であり、第２のｅｍＲＯＭ６２を選択していると
きには「０」である。８３はモニタ８１からｅｍＲＯＭ
ステータスレジスタ８２へのｅｍＲＯＭ変更要求信号を
伝達する信号線、８４はｅｍＲＯＭステータスレジスタ
８２からＲＴＤ１ＡへｅｍＲＯＭ選択状態ビットの内容
を伝達するための信号線である。

【００６４】５１はモニタ８１からのコマンドを伝達す
るシリアル入力データ線、５２はクロック信号（シフト
クロック）を伝達するクロック線、５３は制御部２１か
ら出力されるＤＴＡＣＫＢ信号を伝達する信号線、５４
はＲＴＤ１Ａからのシリアルデータを伝達するシリアル
出力データ線である。

【００６５】図３はＲＴＤ１Ａの内部構成を示すブロッ
ク図である。ＲＴＤ１Ａにおいて、２１ＡはＲＡＭ２お
よびｅｍＲＯＭに対するアクセス制御を行う制御部、２
３は外部に設けられているモニタシステムからのコマン
ドを受信する受信用シフトレジスタ、２４はモニタシス
テムに出力されるデータが設定される送信用バッファレ
ジスタ、２５はモニタシステムにデータを出力する送信
用シフトレジスタ、２６は受信したコマンド中ののコマ
ンドデータを格納するコマンドレジスタである。３２は
受信したコマンド中のアドレスデータを格納するアドレ
スレジスタ、３３はアドレスレジスタ３２とローカルア
ドレスバス１１との間に設けられたアドレスバスドライ
バ、３４は受信したコマンドの２フレーム目のデータを
格納するデータレジスタ、３５はデータレジスタ３４と
ローカルデータバス１２との間に設けられたデータ出力
バッファである。

【００６６】次に動作について説明する。このマイクロ
コンピュータは、デバッグ時に使用されるものであり、
第１のｅｍＲＯＭ６１または第２のｅｍＲＯＭ６２に
は、運用時に用いられるプログラムが設定される。運用
時には、このマイクロコンピュータと同一のアーキテク
チャにもとづくマイクロコンピュータであって、第１の
ｅｍＲＯＭ６１および第２のｅｍＲＯＭ６２に代えて、
ＲＯＭが内蔵されたマイクロコンピュータが使用され
る。運用時とは、デバッグの完了したプログラムを有す
るマイクロコンピュータを含むシステムが、ユーザが使
用する装置に組み込まれて運転されるときのことであ
る。第１のｅｍＲＯＭ６１と第２のｅｍＲＯＭ６２は、
同一のアドレスを有する容量の等しいメモリであり、Ｃ
ＰＵ１０３から、いずれか一方のみがアクセスされる。
また、ＣＰＵ１０３は、第１のｅｍＲＯＭ６１および第
２のｅｍＲＯＭ６２からの読み出しのみができるが、Ｒ
ＴＤ１Ａは、それらに対する書き込みもできる。

【００６７】また、ここで用いられるマイクロコンピュ
ータとして３２ビットマイクロコンピュータを想定す
る。ＲＡＭ２として、００００１０００［Ｈ］〜０００
０２ＦＦＦ［Ｈ］の８Ｋバイトの容量を持つものを想定
し、第１のｅｍＲＯＭ６１および第２のｅｍＲＯＭ６２
として、ＦＦ００００００［Ｈ］〜ＦＦ０００ＦＦＦ
［Ｈ］の４Ｋバイトの容量を持つものを想定する。そし
て、例えば、「０００１００００００００００ＸＸ
（２進）」（Ｘ：不定）のアドレスをＲＡＭ２に与える
と、００００１０００［Ｈ］〜００００１００３「Ｈ］
の４バイトのデータがアクセスされるとする。

【００６８】第１のｅｍＲＯＭ６１と第２のｅｍＲＯＭ
６２との切り替えについて説明する。ＣＰＵ１０３は、
第１のｅｍＲＯＭ６１を使用しているとする。このと
き、ｅｍＲＯＭステータスレジスタ８２のｅｍＲＯＭ選
択状態ビットは「１」である。ＲＴＤ１Ａは、ｅｍＲＯ
Ｍ選択状態ビットが「１」であるときには、ＣＰＵ１０
３からｅｍＲＯＭセレクト信号線４５にｅｍＲＯＭセレ
クト信号が出力されると、第１のｅｍＲＯＭセレクト信
号線７２にｅｍＲＯＭセレクト信号を出力する。ＣＰＵ
１０３が使用するｅｍＲＯＭを切り替えたいときには、
モニタ８１は、ｅｍＲＯＭステータスレジスタ８２のｅ
ｍＲＯＭ切り替え要求ビットをセットする。ＣＰＵ１０
３は、データバス５を介してｅｍＲＯＭ切り替え要求ビ
ットをアクセスできる。なお、ＣＰＵ１０３のプログラ
ムは、定期的にｅｍＲＯＭ切り替え要求ビットをチェッ
クするようにプログラミングされている。

【００６９】ｅｍＲＯＭ切り替え要求ビットがセットさ
れたことを認識すると、ＣＰＵ１０３は、ｅｍＲＯＭ選
択状態ビットを「０」にする。また、ｅｍＲＯＭ切り替
え要求ビットをクリアする。ｅｍＲＯＭ選択状態ビット
の状態は、ＲＴＤ１Ａに入力されている。以後、ＲＴＤ
１Ａは、ＣＰＵ１０３からｅｍＲＯＭセレクト信号線４
５にｅｍＲＯＭセレクト信号が出力されると、第２のｅ
ｍＲＯＭセレクト信号線７４にｅｍＲＯＭセレクト信号
を出力する。すなわち、ＣＰＵ１０３は、第２のｅｍＲ
ＯＭ６２を使用していることになる。ＣＰＵ１０３が使
用するｅｍＲＯＭを再度切り替える場合には、モニタ８
１は、ｅｍＲＯＭ切り替え要求ビットを再度セットす
る。すると、ＣＰＵ１０３は、ｅｍＲＯＭ選択状態ビッ
トを「１」にし、ｅｍＲＯＭ切り替え要求ビットをクリ
アする。以後、ＲＴＤ１Ａは、ＣＰＵ１０３からｅｍＲ
ＯＭセレクト信号線４５にｅｍＲＯＭセレクト信号が出
力されると、第１のｅｍＲＯＭセレクト信号線７２にｅ
ｍＲＯＭセレクト信号を出力する。すなわち、ＣＰＵ１
０３は、第１のｅｍＲＯＭ６１を使用していることにな
る。

【００７０】このようにＣＰＵ１０３が使用するｅｍＲ
ＯＭを切り替えられるようにしておくと、ＣＰＵ１０３
のｅｍＲＯＭのアクセス動作に影響を及ぼすことなく、
ＲＴＤ１Ａは、他方のｅｍＲＯＭをアクセスできる。従
って、ＣＰＵ１０３が一方のｅｍＲＯＭを使用している
ときにＲＴＤ１Ａが他方のｅｍＲＯＭの内容を変更し、
内容変更後にＣＰＵ１０３が使用するｅｍＲＯＭを切り
替えることができる。すなわち、ＣＰＵ１０３が動作中
に、プログラムを変更することができる。

【００７１】実施例３．マイクロコンピュータに内蔵さ
れているＲＴＤ１Ａは、モニタの指示に応じて、以下の
ような機能を実現する。（１）リアルタイムＲＡＭ内容出力（２）リアルタイムＲＡＭ内容書き換え（３）ｅｍＲＯＭ内容出力（４）ｅｍＲＯＭ内容書き換え（５）継続モニタ（６）暴走状態からの復帰以上の機能を実現するために、ＲＴＤ１Ａは、モニタ８
１からの以下のようなコマンド扱えるようになってい
る。

【００７２】

【００７３】各コマンドは、ここでは、３２ビットで構
成されているとする。「ＶＥＲ」は継続モニタを指示す
るコマンド、「ＲＤＲ」はリアルタイムＲＡＭ内容出力
を指示するコマンド、「ＷＲＲ」はＲＡＭ内容書き換え
（ベリファイ付き）を指示するコマンド、「ＲＤＥ」は
ｅｍＲＯＭ内容出力を指示するコマンド、「ＷＲＥ」は
ｅｍＲＯＭ内容書き換え（ベリファイ付き）を指示する
コマンド、「ＲＣＶ」は暴走状態からの復帰を指示する
コマンドである。

【００７４】ＲＴＤ１Ａは、モニタシステムからの各コ
マンドに応じてデータを送出するときに、ＤＴＡＣＫＢ
信号を有意にする。すなわち、ローレベルにする。ロー
レベルの期間は、受信したコマンドに応じて異なる。Ｒ
ＤＲコマンド、ＲＤＥコマンドおよびＶＥＲコマンドに
応じてデータを送出するときには、ＲＴＤ１Ａは、クロ
ック線５２上のクロック信号の１クロック分だけＤＴＡ
ＣＫＢ信号をローレベルにする。ＷＲＲコマンドに応じ
てデータを送出するときには、ＲＴＤ１Ａは、クロック
線５２上のクロック信号の２クロック分だけＤＴＡＣＫ
Ｂ信号をローレベルにする。ＷＲＥコマンドに応じてデ
ータを送出するときには、ＲＴＤ１Ａは、クロック線５
２上のクロック信号の３クロック分だけＤＴＡＣＫＢ信
号をローレベルにする。ＲＣＶコマンドに応じてデータ
を送出するときには、ＲＴＤ１Ａは、クロック線５２上
のクロック信号の４クロック分以上の期間ＤＴＡＣＫＢ
信号をローレベルにする。なお、この実施例によるマイ
クロコンピュータの構成は、例えば図２に示すようにな
っている。

【００７５】次に動作について説明する。図４はＲＡＭ
２の周辺を詳細に示す回路図である。図４（Ａ）に示す
ように、ＣＰＵ１０３のデータバス５とＲＡＭ２の入力
側との間にはスイッチ９１があり、ローカルデータバス
１２とＲＡＭ２の入力側との間にはスイッチ９２があ
る。また、ＲＡＭ２の出力側とＣＰＵ１０３のデータバ
ス５との間にはバッファ９３があり、ＲＡＭ２の出力側
とローカルデータバス１２との間にはバッファ９４があ
る。図４（Ｂ）に示すように、ＣＰＵ１０３のアドレス
バス４とＲＡＭ２のアドレス入力との間にはスイッチ９
５があり、ローカルアドレスバス１１とＲＡＭ２のアド
レス入力との間にはスイッチ９６がある。

【００７６】ＲＴＤ１ＡがＲＡＭ２からデータを読み出
す場合には、ＲＴＤ１Ａは、読み出し用の制御信号を作
成し、それをシステムバス系信号線４４に出力する。ま
た、ＲＡＭセレクト信号をＲＡＭセレクト信号線４３に
出力する。ＲＡＭ２は、その制御信号およびＲＡＭセレ
クト信号に応じて、バッファ９４を導通状態にする。ス
イッチ９１，９２は開状態、バッファ９３はハイインピ
ーダンス状態である。また、ＲＡＭ２は、スイッチ９６
を閉じ、スイッチ９５を開状態とする。よって、ＲＡＭ
２は、ローカルアドレスバス１１上のアドレスデータが
指すアドレスのデータを、ローカルデータバス１２に出
力する。ＲＴＤ１ＡがＲＡＭ２にデータを書き込む場合
には、ＲＴＤ１Ａは、書き込み用の制御信号を作成し、
それをシステムバス系信号線４４に出力する。また、Ｒ
ＡＭセレクト信号をＲＡＭセレクト信号線４３に出力す
る。ＲＡＭ２は、その制御信号およびＲＡＭセレクト信
号に応じて、スイッチ９２を閉じる。バッファ９３，９
４はハイインピーダンス状態であり、スイッチ９１は開
状態である。また、ＲＡＭ２は、スイッチ９６を閉じ、
スイッチ９５を開状態とする。よって、ＲＡＭ２は、ロ
ーカルアドレスバス１１上のアドレスデータが指すアド
レスに、ローカルデータバス１２に出力されたデータを
書き込む。

【００７７】ＣＰＵ１０３がＲＡＭ２からデータを読み
出す場合には、ＣＰＵ１０３は、読み出し用の制御信号
を作成し、それをシステムバス系信号線６に出力する。
システムバス系信号線６上の制御信号は、ＲＴＤ１Ａを
介して、システムバス系信号線４４に出力される。ま
た、ＣＰＵ１０３は、ＲＡＭセレクト信号をＲＡＭセレ
クト信号線４２に出力する。ＲＡＭセレクト信号は、Ｒ
ＴＤ１Ａを介して、ＲＡＭ２側のＲＡＭセレクト信号線
４２に出力される。ＲＡＭ２は、その制御信号およびＲ
ＡＭセレクト信号に応じて、バッファ９３を導通状態に
する。スイッチ９１，９２は開状態、バッファ９４はハ
イインピーダンス状態である。また、ＲＡＭ２は、スイ
ッチ９５を閉じ、スイッチ９６を開状態とする。よっ
て、ＲＡＭ２は、ＣＰＵ１０３側のアドレスバス４上の
アドレスデータが指すアドレスのデータを、データバス
５に出力する。

【００７８】ＣＰＵ１０３がＲＡＭ２にデータを書き込
む場合には、ＣＰＵ１０３は、書き込み用の制御信号を
作成し、それをシステムバス系信号線６に出力する。シ
ステムバス系信号線６上の制御信号は、ＲＴＤ１Ａを介
して、システムバス系信号線４４に出力される。また、
ＣＰＵ１０３は、ＲＡＭセレクト信号をＲＡＭセレクト
信号線４２に出力する。ＲＡＭセレクト信号は、ＲＴＤ
１Ａを介して、ＲＡＭ２側のＲＡＭセレクト信号線４２
に出力される。ＲＡＭ２は、その制御信号およびＲＡＭ
セレクト信号に応じて、スイッチ９１を閉じる。バッフ
ァ９３，９４はハイインピーダンス状態であり、スイッ
チ９２は開状態である。また、ＲＡＭ２は、スイッチ９
５を閉じ、スイッチ９６を開状態とする。よって、ＲＡ
Ｍ２は、ＣＰＵ１０３側のアドレスバス４上のアドレス
データが指すアドレスに、ＣＰＵ１０３がデータバス５
に出力したデータを書き込む。

【００７９】次に、図５に示すタイミングおよびコマン
ドフォーマットを参照してリアルタイムＲＡＭ内容出力
について説明する。図５（Ａ）において、（ａ）はクロ
ック線５２上のクロック信号、（ｂ）はシリアル入力デ
ータ線５１上の信号、（ｃ）はシリアル出力データ線５
４上の信号、（ｄ）は信号線５３に現れるＤＴＡＣＫＢ
信号をそれぞれ示す。ＲＤＲコマンドは、例えば、図５
（Ｂ）に示すように、第１２ビット〜第１５ビットのコ
マンドデータと、第１８ビット〜第２９ビットのアドレ
スデータとを有する。アドレスデータは、アドレスのＡ
（２）〜Ａ（１３）を指定するビットを含む。なお、第
１の実施例の場合と同様に、Ａ１，Ａ２，Ａ３等は、そ
れぞれアドレスデータを示す。また、Ａ（ｉ）（ｉ＝０
〜３１）は、１つのアドレスの各ビットを意味する。

【００８０】外部のモニタシステム側にＲＡＭ２の特定
アドレスのデータを読み出したいときに、モニタ８１
は、シリアル入力データ線５１にＲＤＲコマンドを送出
する。ＲＤＲコマンドは、クロック線５２上のクロック
信号の立ち上がりに同期して受信用シフトレジスタ２３
に順次入力する。このとき入力されるＲＤＲコマンド
は、図５（Ａ）に示すように、アドレスＡ１を指定する
アドレスデータを含むとする。モニタ８１からの３２ビ
ットからなるコマンドが受信用シフトレジスタ２３に入
力し終わると（図５（Ａ）におけるｔ１のタイミン
グ）、コマンド中のコマンドデータはコマンドレジスタ
２６に転送される。制御部２１Ａは、コマンドレジスタ
２６に格納されたデータを解析して、受信したコマンド
がＲＤＲコマンドであることを知る。すると、制御部２
１Ａは、コマンド中のアドレスデータがアドレスレジス
タ３２に転送されるように制御する。

【００８１】制御部２１Ａには、ＣＰＵ１０３からのＲ
ＡＭセレクト信号が導入されている。制御部２１Ａは、
ＣＰＵ１０３からのＲＡＭセレクト信号が有意でなけれ
ば、アドレスバスドライバ３３を通過状態に設定する。
すると、アドレスレジスタ３２の内容がローカルアドレ
スバス１１に出力される。また、制御部２１Ａは、ＲＡ
Ｍセレクト信号線４３を有意にしてＲＡＭ２にＲＡＭセ
レクト信号を供給するとともに、システムバス系信号線
４４にデータ読み出しを示す制御信号を出力する。ＲＡ
Ｍ２は、ＲＡＭセレクト信号およびシステムバス系信号
線４４上の制御信号に応じて、ローカルアドレスバス１
１上のアドレスデータが示すアドレスのデータをローカ
ルデータバス１２に出力する。具体的には、アドレスデ
ータが示すアドレスのデータから４アドレス分のデータ
が出力される。すなわち、４バイト分のデータが出力さ
れる。ＲＡＭ２における具体的なデータ読み出し制御
は、すでに説明したとおりである。

【００８２】ローカルデータバス１２上のデータは、送
信用バッファレジスタ２４に入力する。入力タイミング
は、図５（Ａ）に示すｔ１のタイミングとｔ２のタイミ
ングとの間の時点である。なお、図５（Ａ）には、アド
レスＡ１を指定するアドレスデータを含むＲＤＲコマン
ドに続いて、アドレスＡ２を指定するアドレスデータを
含むＲＤＲコマンドがモニタ８１から送出されたことが
示されている。

【００８３】送信用バッファレジスタ２４内のデータ
は、コマンドの受信完了に同期して送信用シフトレジス
タ２５に転送される（図５（Ａ）におけるｔ２のタイミ
ング）。送信用シフトレジスタ２５内のデータは、クロ
ック線５２上のクロック信号の立ち下がりに同期してシ
リアル出力データ線５４に送出される。モニタ８１は、
クロック信号の立ち上がりに同期してシリアル出力デー
タ線５４上のデータを取り込む。なお、制御部２１Ａ
は、送信用シフトレジスタ２５内のデータが送出される
ときに、１クロック分だけＤＴＡＣＫＢ信号をアサート
する。よって、信号線５３には、１クロック分だけロー
レベルが現れる。従って、モニタ８１は、信号線５３を
モニタすることによって、データの区切りを認識するこ
とができる。図５（Ａ）には、ｔ２のタイミングで出力
されるＤＴＡＣＫＢ信号の他に、以前に受信したＲＤＲ
コマンドに応じて出力されたＤＴＡＣＫＢ信号、および
以後に受信するＲＤＲコマンドに応じて出力されたＤＴ
ＡＣＫＢ信号も示されている。

【００８４】次に、図６に示すタイミングおよびコマン
ドフォーマットを参照してリアルタイムＲＡＭ内容書き
換えについて説明する。ＷＲＲコマンドの１フレーム目
は、例えば、図６（Ｂ）に示すように、第１２ビット〜
第１５ビットのコマンドデータと、第１８ビット〜第２
９ビットのアドレスデータとを有する。アドレスデータ
は、アドレスのＡ（２）〜Ａ（１３）を指定するデータ
を含む。ＷＲＲコマンドの２フレーム目は、書き込みた
いデータを含む。

【００８５】ＲＡＭ２の特定アドレスにデータを書き込
みたいときに、モニタ８１は、シリアル入力データ線５
１にＷＲＲコマンドを送出する。ＷＲＲコマンドは、ク
ロック線５２上のクロック信号の立ち上がりに同期して
受信用シフトレジスタ２３に順次入力する。このとき入
力されるＷＲＲコマンドの１フレーム目は、図６（Ａ）
に示すように、アドレスＡ１を指定するアドレスデータ
を含むとする。モニタ８１からの３２ビットからなるコ
マンドが受信用シフトレジスタ２３に入力し終わると
（図６（Ａ）におけるｔ１のタイミング）、コマンド中
のコマンドデータはコマンドレジスタ２６に転送され
る。制御部２１Ａは、コマンドレジスタ２６に格納され
たデータを解析して、受信したコマンドがＷＲＲコマン
ドであることを知る。すると、制御部２１Ａは、コマン
ド中のアドレスデータがアドレスレジスタ３２に転送さ
れるように制御する。

【００８６】制御部２１Ａは、ＣＰＵ１０３からのＲＡ
Ｍセレクト信号が有意でなければ、アドレスレジスタ３
２の内容がローカルアドレスバス１１に出力されるよう
に、アドレスバスドライバ３３を通過状態に設定する。
また、制御部２１Ａは、ＲＡＭセレクト信号線４３を有
意にしてＲＡＭ２にＲＡＭセレクト信号を供給するとと
もに、システムバス系信号線４４にデータ読み出しを示
す制御信号を出力する。ＲＡＭ２は、ＲＡＭセレクト信
号およびシステムバス系信号線４４上の制御信号に応じ
て、ローカルアドレスバス１１上のアドレスデータが示
すアドレスのデータをローカルデータバス１２に出力す
る。具体的には、４バイト分のデータが出力される。

【００８７】ローカルデータバス１２上のデータは、送
信用バッファレジスタ２４に入力する。入力タイミング
は、図６（Ａ）に示すｔ１のタイミングとｔ２のタイミ
ングとの間の時点である。この間、ＷＲＲコマンドの２
フレーム目が、モニタ８１から受信用シフトレジスタ２
３に入力される。送信用バッファレジスタ２４内のデー
タは、コマンドの受信完了に同期して、この場合には、
ＷＲＲコマンドの２フレーム目の受信完了に同期して、
送信用シフトレジスタ２５に転送される（図６（Ａ）に
おけるｔ２のタイミング）。送信用シフトレジスタ２５
内のデータは、クロック線５２上のクロック信号の立ち
下がりに同期してシリアル出力データ線５４に送出され
る。以上のようにして、その内容を書き換えたいアドレ
スの書き換え前のデータが、モニタ８１に供給される。

【００８８】ＷＲＲコマンドの２フレーム目が受信用シ
フトレジスタ２３に入力されると、制御部２１Ａの制御
によって、受信用シフトレジスタ２３からデータレジス
タ３４にＷＲＲコマンドの２フレーム目が転送される。
ＷＲＲコマンドの２フレーム目は、書き込みたいデータ
を示している。制御部２１Ａは、ＣＰＵ１０３からのＲ
ＡＭセレクト信号が有意でなければ、アドレスレジスタ
３２の内容がローカルアドレスバス１１に出力されるよ
うに、アドレスバスドライバ３３を通過状態に設定す
る。また、制御部２１Ａは、ＲＡＭセレクト信号線４３
を有意にしてＲＡＭ２にＲＡＭセレクト信号を供給する
とともに、システムバス系信号線４４にデータ書き込み
を示す制御信号を出力する。さらに、制御部２１Ａは、
データ出力バッファ３５を導通状態にする。よって、デ
ータレジスタ３４中のデータがローカルデータバス１２
に出力される。

【００８９】ＲＡＭ２は、ＲＡＭセレクト信号およびシ
ステムバス系信号線４４上の制御信号に応じて、ローカ
ルアドレスバス１１上のアドレスデータが示すアドレス
に、ローカルデータバス１２上のデータを書き込む。Ｒ
ＡＭ２における具体的なデータ書き込み制御は、すでに
説明したとおりである。次に、制御部２１Ａは、ＣＰＵ
１０３からのＲＡＭセレクト信号が有意でなければ、ア
ドレスレジスタ３２の内容がローカルアドレスバス１１
に出力されるように、アドレスバスドライバ３３を通過
状態に設定する。また、制御部２１Ａは、ＲＡＭセレク
ト信号線４３を有意にしてＲＡＭ２にＲＡＭセレクト信
号を供給するとともに、システムバス系信号線４４にデ
ータ読み出しを示す制御信号を出力する。ＲＡＭ２は、
ＲＡＭセレクト信号およびシステムバス系信号線４４上
の制御信号に応じて、ローカルアドレスバス１１上のア
ドレスデータが示すアドレスのデータをローカルデータ
バス１２に出力する。具体的には、４バイト分のデータ
が出力される。

【００９０】ローカルデータバス１２上のデータは、送
信用バッファレジスタ２４に入力する。入力タイミング
は、図６（Ａ）に示すｔ２のタイミングとｔ３のタイミ
ングとの間の時点である。送信用バッファレジスタ２４
内のデータは、コマンドの受信完了に同期して、送信用
シフトレジスタ２５に転送される（図６（Ａ）における
ｔ３のタイミング）。送信用シフトレジスタ２５内のデ
ータは、クロック線５２上のクロック信号の立ち下がり
に同期してシリアル出力データ線５４に送出される。以
上のようにして、制御部２１ＡがＲＡＭ２に書き込んだ
データが書き込み直後に読み出され、モニタ８１に転送
される。モニタ８１は、転送された値をベリファイ値と
して、書き換え用に送出したデータとベリファイ値とが
同一であるかどうか確認できる。ただし、制御部２１Ａ
が特定のアドレスにデータを書き込んでからそれを読み
出す前に、ＣＰＵ１０３がそのアドレスにデータを書き
込むこともあり得る。その場合には、書き換え用に送出
したデータとベリファイ値とは異なっていることもあ
る。

【００９１】なお、制御部２１Ａは、送信用シフトレジ
スタ２５内のデータが送出されるときに、２クロック分
だけＤＴＡＣＫＢ信号をアサートする。よって、信号線
５３には、２クロック分だけローレベルが現れる。従っ
て、モニタ８１は、信号線５３をモニタすることによっ
て、ＷＲＲコマンドに応じて出力されたデータの区切り
を認識することができる。図６（Ａ）には、ｔ２および
ｔ３のタイミングで出力されるＤＴＡＣＫＢ信号の他
に、以前に受信したＷＲＲコマンドに応じて出力された
ＤＴＡＣＫＢ信号、および以後に受信するＷＲＲコマン
ドに応じて出力されたＤＴＡＣＫＢ信号も示されてい
る。

【００９２】次に、図７に示すタイミングおよびコマン
ドフォーマットを参照してｅｍＲＯＭ内容出力について
説明する。ＲＤＥコマンドは、例えば、図７（Ｂ）に示
すように、第１２ビット〜第１５ビットのコマンドデー
タと、第１８ビット〜第２９ビットのアドレスデータと
を有する。アドレスデータは、アドレスのＡ（２）〜Ａ
（１３）を指定するデータを含む。

【００９３】外部のモニタシステム側に現在ＣＰＵ１０
３が使用していないｅｍＲＯＭの特定アドレスのデータ
を読み出したいときに、モニタ８１は、シリアル入力デ
ータ線５１にＲＤＥコマンドを送出する。上述したよう
に、ＣＰＵ１０３は、第１のｅｍＲＯＭ６１と第２のｅ
ｍＲＯＭ６２とのうちのいずれか一方のみをアクセスで
きる。よって、ＲＴＤ１Ａは、ＣＰＵ１０３にアクセス
されない方のｅｍＲＯＭを自由にアクセスできる。ＲＤ
Ｅコマンドは、受信用シフトレジスタ２３に順次入力す
る。このとき入力されるＲＤＥコマンドは、図７（Ａ）
に示すように、アドレスＡ１を指定するアドレスデータ
を含むものとする。モニタ８１からの３２ビットからな
るコマンドが受信用シフトレジスタ２３に入力し終わる
と（図７（Ａ）におけるｔ１のタイミング）、コマンド
中のコマンドデータはコマンドレジスタ２６に転送され
る。制御部２１Ａは、コマンドレジスタ２６に格納され
たデータを解析して、受信したコマンドがＲＤＥコマン
ドであることを知る。すると、コマンド中のアドレスデ
ータがアドレスレジスタ３２に転送されるように制御す
る。

【００９４】制御部２１Ａは、アドレスバスドライバ３
３を通過状態に設定する。制御部２１Ａは、ｅｍＲＯＭ
ステータスレジスタ８２中のｅｍＲＯＭ選択状態ビット
から、現在ＣＰＵ１０３がどちらのｅｍＲＯＭを使用し
ているのか知ることができる。制御部２１Ａは、現在Ｃ
ＰＵ１０３が使用していない方のｅｍＲＯＭに対応した
第１のｅｍＲＯＭセレクト信号線７１または第２のｅｍ
ＲＯＭセレクト信号線７３に、ｅｍＲＯＭセレクト信号
を出力する。さらに、システムバス系信号線４４にデー
タ読み出しを示す制御信号を出力する。第１のｅｍＲＯ
Ｍ６１または第２のｅｍＲＯＭ６２は、ｅｍＲＯＭセレ
クト信号およびシステムバス系信号線４４上の制御信号
に応じて、ローカルアドレスバス１１上のアドレスデー
タが示すアドレスのデータをローカルデータバス１２に
出力する。具体的には、アドレスデータが示すアドレス
のデータから４アドレス分のデータが出力される。すな
わち、４バイト分のデータが出力される。

【００９５】ローカルデータバス１２上のデータは、送
信用バッファレジスタ２４に入力する。入力タイミング
は、図７（Ａ）に示すｔ１のタイミングとｔ２のタイミ
ングとの間の時点である。なお、図７（Ａ）には、アド
レスＡ１を指定するアドレスデータを含むＲＤＥコマン
ドに続いて、アドレスＡ２を指定するアドレスデータを
含むＲＤＥコマンドがモニタ８１から送出されたことが
示されている。

【００９６】送信用バッファレジスタ２４内のデータ
は、コマンドの受信完了に同期して送信用シフトレジス
タ２５に転送される（図７（Ａ）におけるｔ２のタイミ
ング）。送信用シフトレジスタ２５内のデータは、クロ
ック線５２上のクロック信号の立ち下がりに同期してシ
リアル出力データ線５４に送出される。モニタ８１は、
クロック信号の立ち上がりに同期してシリアル出力デー
タ線５４上のデータを取り込む。なお、制御部２１Ａ
は、送信用シフトレジスタ２５内のデータが送出される
ときに、１クロック分だけＤＴＡＣＫＢ信号をアサート
する。よって、信号線５３には、１クロック分だけロー
レベルが現れる。従って、モニタ８１は、信号線５３を
モニタすることによって、メモリ内容出力のコマンドに
応じて転送されたデータの区切りを認識することができ
る。図７（Ａ）には、ｔ２のタイミングで出力されるＤ
ＴＡＣＫＢ信号の他に、以前に受信したＲＤＥコマンド
に応じて出力されたＤＴＡＣＫＢ信号、および以後に受
信するＲＤＥコマンドに応じて出力されたＤＴＡＣＫＢ
信号も示されている。

【００９７】なお、ＣＰＵ１０３が第１のｅｍＲＯＭ６
１または第２のｅｍＲＯＭ６２のデータを読み出す場合
には、ＣＰＵ１０３は、アドレスバス４にアドレスデー
タを出力し、ｅｍＲＯＭセレクト信号線４５にｅｍＲＯ
Ｍセレクト信号を出力し、システムバス系信号線６に読
み出しを示す制御信号を出力する。ＲＴＤ１Ａは、現在
ＣＰＵ１０３が使用している方のｅｍＲＯＭに対応した
第１のｅｍＲＯＭセレクト信号線７２または第２のｅｍ
ＲＯＭセレクト信号線７４に、ｅｍＲＯＭセレクト信号
を出力する。読み出しを示す制御信号は、ＲＴＤ１Ａか
らのシステムバス系信号線４４に出力される。第１のｅ
ｍＲＯＭ６１または第２のｅｍＲＯＭ６２は、ｅｍＲＯ
Ｍセレクト信号およびシステムバス系信号線４４上の制
御信号に応じて、アドレスバス４上のアドレスデータが
示すアドレスのデータをデータバス５に出力する。

【００９８】次に、図８に示すタイミングおよびコマン
ドフォーマットを参照してｅｍＲＯＭ内容書き換えにつ
いて説明する。ＷＲＥコマンドの１フレーム目は、例え
ば、図８（Ｂ）に示すように、第１２ビット〜第１５ビ
ットのコマンドデータと、第１８ビット〜第２９ビット
のアドレスデータとを有する。アドレスデータは、アド
レスのＡ（２）〜Ａ（１３）を指定するデータを含む。
ＷＲＲコマンドの２フレーム目は、書き込みたいデータ
を含む。

【００９９】第１のｅｍＲＯＭ６１または第２のｅｍＲ
ＯＭ６２の特定アドレスにデータを書き込みたいとき
に、モニタ８１は、シリアル入力データ線５１にＷＲＥ
コマンドを送出する。ＷＲＲコマンドは、受信用シフト
レジスタ２３に順次入力する。このとき入力されるＷＲ
Ｅコマンドの１フレーム目は、図８（Ａ）に示すよう
に、アドレスＡ１を指定するアドレスデータを含むとす
る。モニタ８１からの３２ビットからなるコマンドが受
信用シフトレジスタ２３に入力し終わると（図８（Ａ）
におけるｔ１のタイミング）、コマンド中のコマンドデ
ータはコマンドレジスタ２６に転送される。制御部２１
Ａは、コマンドレジスタ２６に格納されたデータを解析
して、受信したコマンドがＷＲＥコマンドであることを
知る。すると、制御部２１Ａは、コマンド中のアドレス
データがアドレスレジスタ３２に転送されるように制御
する。

【０１００】制御部２１Ａは、アドレスレジスタ３２の
内容がローカルアドレスバス１１に出力されるように、
アドレスバスドライバ３３を通過状態に設定する。ま
た、制御部２１Ａは、現在ＣＰＵ１０３が使用していな
い方のｅｍＲＯＭに対応した第１のｅｍＲＯＭセレクト
信号線７１または第２のｅｍＲＯＭセレクト信号線７３
に、ｅｍＲＯＭセレクト信号を出力する。また、システ
ムバス系信号線４４にデータ読み出しを示す制御信号を
出力する。第１のｅｍＲＯＭ６１または第２のｅｍＲＯ
Ｍ６２は、ｅｍＲＯＭセレクト信号およびシステムバス
系信号線４４上の制御信号に応じて、ローカルアドレス
バス１１上のアドレスデータが示すアドレスのデータを
ローカルデータバス１２に出力する。具体的には、４バ
イト分のデータが出力される。

【０１０１】ローカルデータバス１２上のデータは、送
信用バッファレジスタ２４に入力する。入力タイミング
は、図８（Ａ）に示すｔ１のタイミングとｔ２のタイミ
ングとの間の時点である。この間、ＷＲＥコマンドの２
フレーム目が、モニタ８１から受信用シフトレジスタ２
３に入力される。送信用バッファレジスタ２４内のデー
タは、コマンドの受信完了に同期して、この場合には、
ＷＲＥコマンドの２フレーム目の受信完了に同期して、
送信用シフトレジスタ２５に転送される（図８（Ａ）に
おけるｔ２のタイミング）。送信用シフトレジスタ２５
内のデータはシリアル出力データ線５４に送出される。
以上のようにして、その内容を書き換えたいアドレスの
書き換え前のデータが、モニタ８１に供給される。

【０１０２】ＷＲＥコマンドの２フレーム目が受信用シ
フトレジスタ２３に入力されると、制御部２１Ａの制御
によって、受信用シフトレジスタ２３からデータレジス
タ３４にＷＲＥコマンドの２フレーム目が転送される。
ＷＲＥコマンドの２フレーム目は、書き込みたいデータ
を示している。制御部２１Ａは、アドレスレジスタ３２
の内容がローカルアドレスバス１１に出力されるよう
に、アドレスバスドライバ３３を通過状態に設定する。
また、制御部２１Ａは、第１のｅｍＲＯＭセレクト信号
線７１または第２のｅｍＲＯＭセレクト信号線７３にｅ
ｍＲＯＭセレクト信号を供給するとともに、システムバ
ス系信号線４４にデータ書き込みを示す制御信号を出力
する。さらに、制御部２１Ａは、データ出力バッファ３
５を導通状態にする。よって、データレジスタ３４中の
データがローカルデータバス１２に出力される。

【０１０３】第１のｅｍＲＯＭ６１または第２のｅｍＲ
ＯＭ６２は、ｅｍＲＯＭセレクト信号およびシステムバ
ス系信号線４４上の制御信号に応じて、ローカルアドレ
スバス１１上のアドレスデータが示すアドレスに、ロー
カルデータバス１２上のデータを書き込む。次に、制御
部２１Ａは、アドレスレジスタ３２の内容がローカルア
ドレスバス１１に出力されるように、アドレスバスドラ
イバ３３を通過状態に設定する。また、制御部２１Ａ
は、第１のｅｍＲＯＭセレクト信号線７１または第２の
ｅｍＲＯＭセレクト信号線７３にｅｍＲＯＭセレクト信
号を供給するとともに、システムバス系信号線４４にデ
ータ読み出しを示す制御信号を出力する。第１のｅｍＲ
ＯＭ６１または第２のｅｍＲＯＭ６２は、ｅｍＲＯＭセ
レクト信号およびシステムバス系信号線４４上の制御信
号に応じて、ローカルアドレスバス１１上のアドレスデ
ータが示すアドレスのデータをローカルデータバス１２
に出力する。具体的には、４バイト分のデータが出力さ
れる。

【０１０４】ローカルデータバス１２上のデータは、送
信用バッファレジスタ２４に入力する。入力タイミング
は、図８（Ａ）に示すｔ２のタイミングとｔ３のタイミ
ングとの間の時点である。送信用バッファレジスタ２４
内のデータは、コマンドの受信完了に同期して、送信用
シフトレジスタ２５に転送される（図８（Ａ）における
ｔ３のタイミング）。送信用シフトレジスタ２５内のデ
ータは、クロック線５２上のクロック信号の立ち下がり
に同期してシリアル出力データ線５４に送出される。以
上のようにして、制御部２１Ａが第１のｅｍＲＯＭ６１
または第２のｅｍＲＯＭ６２に書き込んだデータが書き
込み直後に読み出され、モニタ８１に転送される。モニ
タ８１は、転送された値をベリファイ値として、書き換
え用に送出したデータとベリファイ値とが同一であるか
どうか確認できる。

【０１０５】なお、制御部２１Ａは、送信用シフトレジ
スタ２５内のデータが送出されるときに、３クロック分
だけＤＴＡＣＫＢ信号をアサートする。よって、信号線
５３には、３クロック分だけローレベルが現れる。従っ
て、モニタ８１は、信号線５３をモニタすることによっ
て、ＷＲＥコマンドに応じて出力されたデータの区切り
を認識することができる。図８（Ａ）には、ｔ２および
ｔ３のタイミングで出力されるＤＴＡＣＫＢ信号の他
に、以前に受信したＷＲＥコマンドに応じて出力された
ＤＴＡＣＫＢ信号、および以後に受信するＷＲＥコマン
ドに応じて出力されたＤＴＡＣＫＢ信号も示されてい
る。

【０１０６】次に、図９に示すタイミングおよびコマン
ドフォーマットを参照して継続モニタについて説明す
る。ＶＥＲコマンドは、例えば、図９（Ｂ）に示すよう
に、第１２ビット〜第１５ビットのコマンド部分を有す
る。

【０１０７】外部のモニタシステム側にＲＡＭ２または
第１のｅｍＲＯＭ６１もしくは第２のｅｍＲＯＭ６２の
特定アドレスのデータを継続的に読み出したいときに、
モニタ８１は、シリアル入力データ線５１にＶＥＲコマ
ンドを送出する。ＶＥＲコマンドは、受信用シフトレジ
スタ２３に順次入力する。モニタ８１からの３２ビット
からなるコマンドが受信用シフトレジスタ２３に入力し
終わると（図９（Ａ）におけるｔ１のタイミング）、コ
マンド中のコマンドデータはコマンドレジスタ２６に転
送される。制御部２１Ａは、コマンドレジスタ２６に格
納されたデータを解析して、受信したコマンドがＶＥＲ
コマンドであることを知る。

【０１０８】直前に受信したコマンドがＲＤＲコマンド
またはＷＲＲコマンドであれば、このとき、アドレスレ
ジスタ３２には、そのコマンドに含まれていたＲＡＭ２
の特定アドレスを指定するアドレスデータが格納されて
いる。直前に受信したコマンドがＲＤＥコマンドまたは
ＷＲＥコマンドであれば、このとき、アドレスレジスタ
３２には、そのコマンドに含まれていた第１のｅｍＲＯ
Ｍ６１または第２のｅｍＲＯＭ６２の特定アドレスを指
定するアドレスデータが格納されている。図９には、直
前にＲＤＲコマンドが受信されたことが例示されてい
る。

【０１０９】制御部２１Ａは、直前に受信したコマンド
がＲＤＲコマンドまたはＷＲＲコマンドである場合に
は、ＣＰＵ１０３からのＲＡＭセレクト信号が有意でな
ければ、アドレスバスドライバ３３を通過状態に設定す
る。すると、アドレスレジスタ３２の内容がローカルア
ドレスバス１１に出力される。また、制御部２１Ａは、
ＲＡＭセレクト信号線４３を有意にしてＲＡＭ２にＲＡ
Ｍセレクト信号を供給するとともに、システムバス系信
号線４４にデータ読み出しを示す制御信号を出力する。
ＲＡＭ２は、ＲＡＭセレクト信号およびシステムバス系
信号線４４上の制御信号に応じて、ローカルアドレスバ
ス１１上のアドレスデータが示すアドレスのデータをロ
ーカルデータバス１２に出力する。具体的には、４バイ
ト分のデータが出力される。ローカルデータバス１２上
のデータは、送信用バッファレジスタ２４に入力する。
入力タイミングは、図９（Ａ）に示すｔ１のタイミング
とｔ２のタイミングとの間の時点である。

【０１１０】送信用バッファレジスタ２４内のデータ
は、コマンドの受信完了に同期して送信用シフトレジス
タ２５に転送される（図９（Ａ）におけるｔ２のタイミ
ング）。送信用シフトレジスタ２５内のデータは、シリ
アル出力データ線５４に送出される。モニタ８１は、ク
ロック信号の立ち上がりに同期してシリアル出力データ
線５４上のデータを取り込む。なお、制御部２１Ａは、
送信用シフトレジスタ２５内のデータが送出されるとき
に、１クロック分だけＤＴＡＣＫＢ信号をアサートす
る。よって、信号線５３には、１クロック分だけローレ
ベルが現れる。従って、モニタ８１は、信号線５３をモ
ニタすることによって、データの区切りを認識すること
ができる。

【０１１１】制御部２１Ａは、直前に受信したコマンド
がＲＤＥコマンドまたはＷＲＥコマンドである場合に
は、アドレスバスドライバ３３を通過状態に設定すると
ともに、第１のｅｍＲＯＭセレクト信号線７１または第
２のｅｍＲＯＭセレクト信号線７３に、現在ＣＰＵ１０
３が使用していない方のｅｍＲＯＭに対して、ｅｍＲＯ
Ｍセレクト信号を出力する。さらに、システムバス系信
号線４４にデータ読み出しを示す制御信号を出力する。
第１のｅｍＲＯＭ６１または第２のｅｍＲＯＭ６２は、
ｅｍＲＯＭセレクト信号およびシステムバス系信号線４
４上の制御信号に応じて、ローカルアドレスバス１１上
のアドレスデータが示すアドレスのデータをローカルデ
ータバス１２に出力する。具体的には、４バイト分のデ
ータが出力される。以後の動作は、直前に受信したコマ
ンドがＲＤＲコマンドまたはＷＲＲコマンドである場合
と同様である。

【０１１２】モニタ８１は、ＲＡＭ２または第１のｅｍ
ＲＯＭ６１もしくは第２のｅｍＲＯＭ６２の特定アドレ
スのデータを欲する場合には、連続してＶＥＲコマンド
をＲＴＤ１Ａに送出する。ＲＴＤ１Ａは、ＶＥＲコマン
ドの連続受信に応じて上記動作を繰り返す。モニタ８１
は、同一アドレス内のデータを連続して得ることができ
る。従って、ＣＰＵ１０３がＲＡＭ２または第１のｅｍ
ＲＯＭ６１もしくは第２のｅｍＲＯＭ６２の特定アドレ
スのデータを書き換えた場合に、書き換えられた時点と
書き換えデータを直ちに認識できる。

【０１１３】次に、図１０に示すタイミングおよびコマ
ンドフォーマットを参照して暴走状態からの復帰につい
て説明する。モニタ８１は、ＲＴＤ１Ａの暴走状態を、
例えば、ＤＴＡＣＫＢ信号の不良によって認識できる。
ＤＴＡＣＫＢ信号は、本来、ＲＴＤ１Ａが３２ビットの
データを送出するたびに、１〜３クロック分だけローレ
ベルにされる。ＤＴＡＣＫＢ信号が出力されるタイミン
グが本来のタイミングとかけ離れていたりすると、モニ
タ８１は、ＲＴＤ１Ａが暴走していると認識する。ある
いは、本来１クロック分ローレベルであるＤＴＡＣＫＢ
信号が複数クロック分ローレベルである信号になったり
したことを検出すると、モニタ８１は、ＲＴＤ１Ａが暴
走していると認識する。または、シリアル出力データ線
５４に出力されるデータが、予期する値と大きくかけ離
れていたりしたことを検出すると、モニタ８１は、ＲＴ
Ｄ１Ａが暴走していると認識する。

【０１１４】ＲＴＤ１Ａの暴走状態は、シリアル入力デ
ータ線５１やクロック線５４にノイズが乗った場合に生
ずる可能性が高い。シリアル入力データ線５１やクロッ
ク線５４にノイズが乗った場合には、ＲＴＤ１Ａで受信
されたコマンドにビットずれが生ずる。その場合には、
ＲＴＤ１Ａは、モニタ８１が送出したコマンドとは異な
るコマンドを受信したと認識する可能性がある。そし
て、ＲＴＤ１Ａは、異なるコマンドにもとづいて動作
し、モニタ８１に対して、本来の応答とは異なった応答
の仕方をする場合がある。そのような場合には、本来１
クロック分ローレベルであるＤＴＡＣＫＢ信号が複数ク
ロック分ローレベルである信号になったり、シリアル出
力データ線５４に出力されるデータが、予期する値と大
きくかけ離れたりする。そして、そのような場合には、
ＲＴＤ１Ａは、誤ったコマンドにもとづいて動作してい
るが、動作自体は正常である。従って、動作状態を回復
させるようなコマンドをＲＴＤ１Ａに供給すれば、ＲＴ
Ｄ１Ａは、モニタ８１の要求に従った動作に回復する可
能性が高い。

【０１１５】ＲＴＤ１Ａが暴走していることを検出する
と、モニタ８１は、ＲＣＶコマンドをＲＴＤ１Ａに送出
する。ＲＣＶコマンドは、図１０（Ｂ）に示すように、
全ビット「１」のコマンドである。また、モニタ８１
は、ＲＣＶコマンドを２回続けて送出する。モニタ８１
からの３２ビットからなるコマンドが受信用シフトレジ
スタ２３に入力し終わると、コマンド中のコマンド部分
はコマンドレジスタ２６に転送される。制御部２１Ａ
は、コマンドレジスタ２６に格納されたデータを解析し
て、受信したコマンドがＲＣＶコマンドであることを知
る。ＲＣＶコマンドは全ビット「１」のコマンドであ
り、しかも、２回送出されるので、ＲＣＶコマンドが送
出される前に受信したコマンドにおいてビットずれが生
じていたとしても、「１１１１」のデータがコマンドレ
ジスタ２６に必ず格納されることが確保される。なお、
ＲＴＤ１Ａの回復を確実にするために、モニタ８１は、
２回目のＲＣＶコマンドに続いて送出するＲＣＶコマン
ド以外のコマンドにおいて、第０ビット〜第１１ビット
を「１」にしておく。

【０１１６】制御部２１Ａは、コマンドレジスタ２６に
「１１１１」が格納されたことを検出すると、ＲＣＶコ
マンド以外のコマンドが受信されるのを待つ。具体的に
は、受信用シフトレジスタ２３の第１２ビットに「０」
が現れるのを待つ。この実施例では、ＲＣＶコマンド以
外のコマンドの第１２ビットは「０」であるから、受信
用シフトレジスタ２３の第１２ビットに「０」が現れた
ときには、ビットずれの解消されたコマンドが受信用シ
フトレジスタ２３に格納されたことになる。すなわち、
この時点で、ＲＴＤ１Ａの動作とモニタ８１の動作と
は、再び同期したことになる。換言すれば、モニタ８１
からみて、ＲＴＤ１Ａの暴走状態は解消されたことにな
る。

【０１１７】ＲＴＤ１Ａは、４クロック分以上ローレベ
ルであるＤＴＡＣＫＢ信号をモニタ８１に送出する。図
１０（Ｂ）に示す例では、ＲＴＤ１Ａは、ＲＣＶコマン
ドに続くコマンド受信完了時に、ＤＴＡＣＫＢ信号をハ
イレベルに立ち上げる。また、モニタ８１は、ＤＴＡＣ
ＫＢ信号が４クロック分以上ローレベルになり、その後
立ち上がったことを検出して、ＲＴＤ１Ａが復旧したこ
とを認識できる。以上のように、ＲＴＤ１Ａの動作とモ
ニタ８１の動作とが同期しなくなったような場合に、Ｃ
ＰＵ１０３にリセット信号を与えなくても、ＲＴＤ１Ａ
を同期状態に復旧させることができる。なお、ＣＰＵ１
０３にリセット信号を与えると、リセット信号線４１を
介して、ＲＴＤ１Ａにリセット信号が与えられる。ＲＴ
Ｄ１Ａは、リセット信号が与えられたときには、初期状
態に復帰する。

【０１１８】なお、ここでは全ビット「１」のＲＣＶコ
マンドを使用する場合について説明したが、ＲＣＶコマ
ンド以外のコマンドを第１２ビットが「１」であるコマ
ンドとし、ＲＣＶコマンドを全ビット「０」のコマンド
としてもよい。

【０１１９】

【発明の効果】以上のように、請求項１記載の発明によ
れば、マイクロコンピュータを、外部から内部ＲＡＭの
読み出しアドレスを受信するとＣＰＵが内部ＲＡＭをア
クセスしていないときに内部ＲＡＭ内のデータを読み出
すリアルタイムデバッガを含むように構成したので、外
部バスを用いることなくＲＡＭ内のデータを外部でモニ
タでき、ＣＰＵの動作クロックの速度をあげてもデバッ
グが可能になるものが得られる効果がある。

【０１２０】請求項２記載の発明によれば、マイクロコ
ンピュータを、ＲＡＭのアドレスを指す各アドレスデー
タを複数のアドレスレジスタに格納するリアルタイムデ
バッガを含むように構成したので、複数アドレスのデー
タをまとめて扱うことができ、外部のモニタシステムが
効率的に読み出しデータを取り扱える効果がある。

【０１２１】請求項３記載の発明によれば、マイクロコ
ンピュータを、リアルタイムデバッガがＣＰＵのバスと
は異なるローカルアドレスバスとローカルデータバスと
を用いてＲＡＭをアクセスするように構成したので、リ
アルタイムデバッガがＣＰＵのバスを占有することなく
ＲＡＭのデータを読み出せ、デバッグに際してＣＰＵの
動作を阻害しないものが得られる効果がある。

【０１２２】請求項４記載の発明によれば、マイクロコ
ンピュータを、リアルタイムデバッガの動作状態を指定
するコマンドデータと読み出しアドレスを指定するアド
レスデータとを含むコマンドに従ってＲＡＭのデータ読
み出し処理等を行うように構成したので、外部に設けら
れているモニタシステムの側で、任意のコマンドを発行
することにより種々のデバッグ機能を実現できる柔軟性
のあるデバッグシステムを構築できる効果がある。

【０１２３】請求項５記載の発明によれば、マイクロコ
ンピュータを、外部に出力するデータが有意であること
を示す信号を出力するリアルタイムデバッガを含むよう
に構成したので、外部に設けられているモニタシステム
の側で容易に有意なデータ期間を検出でき、モニタシス
テムの構成を簡略化できる効果がある。

【０１２４】請求項６記載の発明によれば、マイクロコ
ンピュータを、リアルタイムデバッガが外部からのリセ
ット信号またはＣＰＵからのリセット信号に応じてリセ
ット処理を行うように構成したので、ＣＰＵのリセット
と同時にリアルタイムデバッガをリセットできるととも
に、リアルタイムデバッガを独自にリセットできるもの
が得られる効果がある。

【０１２５】請求項７記載の発明によれば、マイクロコ
ンピュータを、ＣＰＵの割り込み要求の状態が設定され
るステータスレジスタの内容を外部に出力するリアルタ
イムデバッガを含むように構成したので、外部に設けら
れているモニタシステムの側で、ＣＰＵの割り込み発生
状況も容易に認識できる効果がある。

【０１２６】請求項８記載の発明によれば、マイクロコ
ンピュータを、ＣＰＵの内部クロックをカウントするカ
ウンタの内容を外部に出力するリアルタイムデバッガを
含むように構成したので、外部に設けられているモニタ
システムの側で、リアルタイムデバッガにおける時刻情
報も容易に認識できる効果がある。

【０１２７】請求項９記載の発明によれば、マイクロコ
ンピュータを、外部からのＲＡＭのアクセスアドレスを
受信すると、ＣＰＵがＲＡＭをアクセスしていないとき
にＲＡＭのデータをアクセスするリアルタイムデバッガ
を含むように構成したので、外部バスを用いることなく
ＲＡＭ内のデータを外部でモニタできるとともに外部か
ら供給したデータをＲＡＭに書き込むことができ、ＣＰ
Ｕの動作クロックの速度をあげてもデバッグが可能にな
るものが得られる効果がある。

【０１２８】請求項１０記載の発明によれば、マイクロ
コンピュータを、ＣＰＵが使用していない方のエミュレ
ーションＲＯＭを外部からの要求に応じてアクセスする
リアルタイムデバッガを含むように構成したので、ＣＰ
Ｕが一方のエミュレーションＲＯＭを使用しているとき
にリアルタイムデバッガが他方のエミュレーションＲＯ
Ｍの内容を変更し、内容変更後にＣＰＵが使用するエミ
ュレーションＲＯＭを切り替えることができる。すなわ
ち、ＣＰＵが動作中にプログラムを変更することができ
るものが得られる効果がある。

【０１２９】請求項１１記載の発明によれば、マイクロ
コンピュータを、リアルタイムデバッガがＣＰＵのバス
とは異なるローカルアドレスバスとローカルデータバス
とを用いてＲＡＭをアクセスするように構成したので、
リアルタイムデバッガがＣＰＵのバスを占有することな
くＲＡＭのデータを読み出せ、デバッグに際してＣＰＵ
の動作を阻害しないものが得られる効果がある。

【０１３０】請求項１２記載の発明によれば、マイクロ
コンピュータを、動作状態を指定するコマンドデータと
読み出しアドレスを指定するアドレスデータとを含むコ
マンドを受信し、受信したコマンドに応じた動作を行う
リアルタイムデバッガを含むように構成したので、外部
に設けられているモニタシステムの側で任意のコマンド
を発行することにより種々のデバッグ機能を実現できる
柔軟性のあるデバッグシステムを構築できる効果があ
る。

【０１３１】請求項１３記載の発明によれば、マイクロ
コンピュータを、全ビットが同一ビットで構成された復
帰コマンドを受信した場合に、復帰コマンドに続いて受
信するコマンド中の復帰コマンドを構成するビットとは
異なるビットを検出して、外部から受信するコマンドの
再同期を確立するリアルタイムデバッガを含むように構
成したので、受信コマンドのビットずれ等に起因してリ
アルタイムデバッガの動作が不良になったときに、リセ
ット信号を与えずにリアルタイムデバッガを初期化でき
るものが得られる効果がある。

【０１３２】請求項１４記載の発明によれば、マイクロ
コンピュータを、外部に出力するデータの送出開始時
に、受信したコマンドに応じたパルス幅を有する信号を
出力するリアルタイムデバッガを含むように構成したの
で、外部に設けられているモニタシステムの側で、容易
にデータの先頭を検出できるとともに、送出したコマン
ドに対応したデータが出力されているのかどうかを容易
に検出でき、モニタシステムの構成を簡略化できる効果
がある。

【０１３３】そして、請求項１５記載の発明によれば、
マイクロコンピュータを、リアルタイムデバッガがＣＰ
Ｕからのリセット信号を入力するためのリセット信号線
を導入するように構成されているので、ＣＰＵのリセッ
トと同時にリアルタイムデバッガもリセットされるもの
が得られる効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるマイクロコン
ピュータの構成を示すブロック図である。

【図２】この発明の第２の実施例によるマイクロコン
ピュータの構成を外部のモニタシステムとともに示すブ
ロック図である。

【図３】ＲＴＤの内部構成を示すブロック図である。

【図４】ＲＡＭの周辺を詳細に示す回路図である。

【図５】（Ａ）はリアルタイムＲＡＭ内容出力時の信
号出力タイミングを示すタイミング図であり、（Ｂ）は
ＲＤＲコマンドを示すフォーマット図である。

【図６】（Ａ）はリアルタイムＲＡＭ内容書き換え時
の信号出力タイミングを示すタイミング図であり、
（Ｂ）はＷＲＲコマンドを示すフォーマット図である。

【図７】（Ａ）はｅｍＲＯＭ内容出力時の信号出力タ
イミングを示すタイミング図であり、（Ｂ）はＲＤＥコ
マンドを示すフォーマット図である。

【図８】（Ａ）はｅｍＲＯＭ内容書き換え時の信号出
力タイミングを示すタイミング図であり、（Ｂ）はＷＲ
Ｅコマンドを示すフォーマット図である。

【図９】（Ａ）は継続モニタ時の信号出力タイミング
を示すタイミング図であり、（Ｂ）はＶＥＲコマンドを
示すフォーマット図である。

【図１０】（Ａ）は暴走状態からの復帰時の信号出力
タイミングを示すタイミング図であり、（Ｂ）はＲＣＶ
コマンドを示すフォーマット図である。

【図１１】従来のマイクロコンピュータ上のプログラ
ムの動作確認やプログラムの妥当性を検証するためのシ
ステムを示す構成図である。

【符号の説明】

１，１ＡＲＴＤ（リアルタイムデバッガ）、２ＲＡ
Ｍ、１０，２８，９１，９２，９５，９６スイッチ、
１１ローカルアドレスバス、１２ローカルデータバ
ス、２１，２１Ａ制御部、２２アドレスポインタ、
２７アドレスレジスタ、２８スイッチ、２９カウ
ンタ、３０ステータスレジスタ、４１，５５リセッ
ト信号線、６１第１のｅｍＲＯＭ（エミュレーション
ＲＯＭ）、６２第２のｅｍＲＯＭ（エミュレーション
ＲＯＭ）、９３，９４バッファ、１０３ＣＰＵ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者阿部信介伊丹市瑞原４丁目１番地三菱電機株式会社北伊丹製作所内 (72)発明者佐藤由和伊丹市中央３丁目１番17号三菱電機セミコンダクタソフトウエア株式会社内

Claims

【特許請求の範囲】

【請求項１】プログラムに従った処理を行うＣＰＵ
と、前記ＣＰＵが使用するデータを格納するＲＡＭと、
外部からＲＡＭの読み出しアドレスを受信すると前記Ｃ
ＰＵが前記ＲＡＭをアクセスしていないときに前記ＲＡ
Ｍ内のデータを読み出し、読み出したデータを外部に出
力するリアルタイムデバッガとを備えたマイクロコンピ
ュータ。
【請求項２】リアルタイムデバッガは、外部から供給
されたＲＡＭのアドレスを指すアドレスデータを格納す
る複数のアドレスレジスタと、前記ＲＡＭに与えられる
アドレスデータに対応する前記アドレスレジスタを示す
アドレスポインタとを有する請求項１記載のマイクロコ
ンピュータ。
【請求項３】リアルタイムデバッガとＲＡＭとの間に
設けられたローカルアドレスバスと、前記ＲＡＭと前記
リアルタイムデバッガとの間に設けられたローカルデー
タバスと、前記リアルタイムデバッガにおける複数のア
ドレスレジスタを前記ローカルアドレスバスに接続する
スイッチと、ＣＰＵのアドレスバスを前記ＲＡＭから切
り離すスイッチとを備えた請求項２記載のマイクロコン
ピュータ。
【請求項４】リアルタイムデバッガは、リアルタイム
デバッガの動作状態を指定するコマンドデータと読み出
しアドレスを指定するアドレスデータとを含むコマンド
を受信し、受信したコマンドに応じた動作を行う制御部
を有する請求項２記載のマイクロコンピュータ。
【請求項５】リアルタイムデバッガは、外部に出力す
るデータが有意であることを示す信号を出力する請求項
２記載のマイクロコンピュータ。
【請求項６】外部からリアルタイムデバッガへのリセ
ット信号を伝達するリセット信号線と、ＣＰＵから前記
リアルタイムデバッガへのリセット信号を伝達するリセ
ット信号線とを備えた請求項１記載のマイクロコンピュ
ータ。
【請求項７】リアルタイムデバッガは、ＣＰＵの割り
込み要求の状態を設定するステータスレジスタを有し、
前記ステータスレジスタの内容を外部に出力する請求項
１記載のマイクロコンピュータ。
【請求項８】リアルタイムデバッガは、ＣＰＵの内部
クロックをカウントするカウンタを有し、前記カウンタ
の内容を外部に出力する請求項１記載のマイクロコンピ
ュータ。
【請求項９】リアルタイムデバッガは、外部からの要
求に応じて、ＣＰＵが前記ＲＡＭをアクセスしていない
ときに前記ＲＡＭにデータを書き込む請求項１記載のマ
イクロコンピュータ。
【請求項１０】ＣＰＵからデータの読み出しのみが可
能であってリアルタイムデバッガからデータの読み出し
および書き込みが可能な同一のアドレス空間を有する２
つのエミュレーションＲＯＭを備え、リアルタイムデバ
ッガは、ＣＰＵが使用していない方のエミュレーション
ＲＯＭを外部からの要求に応じてアクセスする請求項９
記載のマイクロコンピュータ。
【請求項１１】リアルタイムデバッガとＲＡＭとの間
に設けられたローカルアドレスバスと、前記ＲＡＭと前
記リアルタイムデバッガとの間に設けられたローカルデ
ータバスと、前記ＲＡＭと前記ローカルアドレスバスお
よび前記ローカルデータバスとの間に設けられた各スイ
ッチと、前記ＲＡＭとＣＰＵのアドレスバスおよびＣＰ
Ｕのデータバスとの間に設けられた各スイッチと、前記
ＲＡＭ内のデータを前記ローカルデータバスに出力する
バッファと、前記ＲＡＭ内のデータをＣＰＵのデータバ
スに出力するバッファとを備えた請求項９記載のマイク
ロコンピュータ。
【請求項１２】リアルタイムデバッガは、リアルタイ
ムデバッガの動作状態を指定するコマンドデータと読み
出しアドレスを指定するアドレスデータとを含むコマン
ドを受信し、受信したコマンドに応じた動作を行う制御
部を有する請求項９記載のマイクロコンピュータ。
【請求項１３】制御部は、全ビットが同一ビットで構
成された復帰コマンドを受信した場合に、前記復帰コマ
ンドに続いて受信するコマンド中の復帰コマンドを構成
するビットとは異なるビットを検出して、受信するコマ
ンドの再同期を確立する請求項１２記載のマイクロコン
ピュータ。
【請求項１４】リアルタイムデバッガは、外部に出力
するデータの送出開始時に、そのデータを要求するコマ
ンドに応じたパルス幅を有する信号を出力する請求項９
記載のマイクロコンピュータ。
【請求項１５】ＣＰＵからリアルタイムデバッガへの
リセット信号を伝達するリセット信号線を備えた請求項
９記載のマイクロコンピュータ。