JPH0359463B2 - - Google Patents
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- JPH0359463B2 JPH0359463B2 JP59109879A JP10987984A JPH0359463B2 JP H0359463 B2 JPH0359463 B2 JP H0359463B2 JP 59109879 A JP59109879 A JP 59109879A JP 10987984 A JP10987984 A JP 10987984A JP H0359463 B2 JPH0359463 B2 JP H0359463B2
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- JP
- Japan
- Prior art keywords
- input
- output control
- output
- command
- bit
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Information Transfer Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理システムに係り、特に動作
モードを異にする複数の入出力制御装置を接続す
るデータ処理システムに関するものである。デー
タ処理装置特に電子交換機等において、中央処理
装置（CPU）がバスを介して接続された複数の
入出力制御装置からのデータを処理する場合、
CPUは入出力装置の動作モードに応じて異なる
処理を行うため、入出力制御装置の動作モードを
知る必要がある。本発明はこのような場合の、
CPUにおけるデータ処理システムを提案するも
のである。
モードを異にする複数の入出力制御装置を接続す
るデータ処理システムに関するものである。デー
タ処理装置特に電子交換機等において、中央処理
装置（CPU）がバスを介して接続された複数の
入出力制御装置からのデータを処理する場合、
CPUは入出力装置の動作モードに応じて異なる
処理を行うため、入出力制御装置の動作モードを
知る必要がある。本発明はこのような場合の、
CPUにおけるデータ処理システムを提案するも
のである。
動作モードを異にする複数の入出力制御装置を
接続するデータ処理システムにおける従来の入出
力制御方式としては、それぞれの入出力制御装置
の状態を表示するデバイスステータスレジスタ
（DSR）にその入出力装置の動作モードを表示し
ておき、CPUは入出力制御装置に対する入出力
コマンドを起動するに先立つてその入出力制御装
置のDSRを読み取り、その結果によつて動作モ
ードに応じた制御を行うようにしていた。
接続するデータ処理システムにおける従来の入出
力制御方式としては、それぞれの入出力制御装置
の状態を表示するデバイスステータスレジスタ
（DSR）にその入出力装置の動作モードを表示し
ておき、CPUは入出力制御装置に対する入出力
コマンドを起動するに先立つてその入出力制御装
置のDSRを読み取り、その結果によつて動作モ
ードに応じた制御を行うようにしていた。
第４図は本発明が適用されるデータ処理システ
ムの構成例を示している。同図において、１は中
央処理装置（CPU）、２は主記憶装置（MM）、
３，４はフロツピーデイスク制御装置（FDC）、
５，６はフロツピーデイスクドライバ（FD）、７
はバスである。
ムの構成例を示している。同図において、１は中
央処理装置（CPU）、２は主記憶装置（MM）、
３，４はフロツピーデイスク制御装置（FDC）、
５，６はフロツピーデイスクドライバ（FD）、７
はバスである。
第４図において、CPU１はその内部に設けら
れているダイレクトメモリアクセス（DMA）制
御回路の制御に基づいて、各FDCとMM２の間
でダイレクトメモリアクセス（DMA）転送によ
るデータ転送を行う。この場合FDC３はバース
トモードのDMA転送が可能であり、FDC４はサ
イクルステイールモードのDMA転送が可能であ
るものとする。
れているダイレクトメモリアクセス（DMA）制
御回路の制御に基づいて、各FDCとMM２の間
でダイレクトメモリアクセス（DMA）転送によ
るデータ転送を行う。この場合FDC３はバース
トモードのDMA転送が可能であり、FDC４はサ
イクルステイールモードのDMA転送が可能であ
るものとする。
第５図はバーストモードのDMA転送とサイク
ルステイールモードのDMA転送とを説明する図
である。バーストモードのDMA転送の場合は同
図１に示すように、入出力動作中はａ，ｂで示さ
れたCPUの命令実行動作をホールドさせて、ｃ
に示すように１単位例えば256バイトのデータ転
送を連続して行い、終了後、次の命令実行動作
ｄ，…を行う。これに対してサイクルステイール
モードのDMA転送の場合は、同図２に示すよう
にCPUの命令実行動作を行いながら、その合間
ごとにデータ転送を行う。従つてFDC３，４は
動作モードが異なつているため、CPU１は各
FDCに対する入出力コマンドを起動する際、
FDCがいずれの動作モードであるかを知る必要
がある。
ルステイールモードのDMA転送とを説明する図
である。バーストモードのDMA転送の場合は同
図１に示すように、入出力動作中はａ，ｂで示さ
れたCPUの命令実行動作をホールドさせて、ｃ
に示すように１単位例えば256バイトのデータ転
送を連続して行い、終了後、次の命令実行動作
ｄ，…を行う。これに対してサイクルステイール
モードのDMA転送の場合は、同図２に示すよう
にCPUの命令実行動作を行いながら、その合間
ごとにデータ転送を行う。従つてFDC３，４は
動作モードが異なつているため、CPU１は各
FDCに対する入出力コマンドを起動する際、
FDCがいずれの動作モードであるかを知る必要
がある。
そこでCPUがプログラムに基づいてDMAデー
タ転送を行う場合は、まずFDC内に設けられて
いるDSRにおける特定ビツトを読み取る。いま
バーストモードを“１”としサイクルステイール
モードを“０”とすると、CPUは読み取られた
特定ビツトの値を判断して“１”のときはDMA
制御回路をバーストモードに設定し、“０”のと
きはDMA制御回路をサイクルステイールモード
に設定してから入出力コマンドを起動することに
よつて、CPUと入出力制御装置とがバスを使い
わけて所要のデータ転送が行われる。
タ転送を行う場合は、まずFDC内に設けられて
いるDSRにおける特定ビツトを読み取る。いま
バーストモードを“１”としサイクルステイール
モードを“０”とすると、CPUは読み取られた
特定ビツトの値を判断して“１”のときはDMA
制御回路をバーストモードに設定し、“０”のと
きはDMA制御回路をサイクルステイールモード
に設定してから入出力コマンドを起動することに
よつて、CPUと入出力制御装置とがバスを使い
わけて所要のデータ転送が行われる。
第６図は従来の入出力制御方式におけるFDC
の構成例を示している。同図において、１１はコ
マンドレジスタ（CMR）であつて、CPU１から
の入出力コマンドが格納される。第７図はコマン
ドレジスタの内容を示し、入出力コマンドが例え
ば第７図に示すように８ビツト構成のとき、第７
ビツトはスタートビツトＳであり、第６ないし第
０ビツトはコマンドコードCMCである。スター
トビツトＳはコマンドの実行開始を指定するもの
であつて、Ｓ＝０は無効を示し、Ｓ＝１は実行開
始を示している。コマンドコードCMCは、FDC
が実行するコマンドを指定するコードであつて、
コマンドデコーダ（CMD）１２を経てライト，
リード等の命令に変換される。スタートビツトＳ
はテスト回路（TST）１３に与えられる。マイ
クロインストラクシヨンデコーダ（MID）１７
からTST１３に与えられているマイクロ命令が
テストを指示するものであつたとき、スタートビ
ツトＳが“１”であることによつて、TST１３
が出力を発生し、この出力によつてこれによつて
シーケンスサ（SEQ）１４が起動され、その制
御に基づいてコントロールメモリ（CM）１５か
らマイクロ命令コードが読出され、マイクロイン
ストラクシヨンレジスタ（MIR）１６に格納さ
れる。MIR１６のマイクロ命令コードは、MID
１７でマイクロ命令に変換されてDSR１８，１
９に読込まれる。DSR１８，１９に読込まれる
マイクロ命令はそれぞれ８ビツトからなり、
DSR１８に格納される８ビツトは第８図のａに
示すように、第７ビツトから順に割込原因表示１
ビツト，エラー検出表示６ビツトおよび動作中表
示１ビツトからなる。またDSR１９には第８図
のｂに示すように、その第７ビツトに動作モード
表示が格納される。DSR１８，１９のデータは
アドレスデコーダ２０を介してそれぞれのDSR
に対するアドレスによつて読出され、オア回路２
１を経てCPU１に対して出力される。
の構成例を示している。同図において、１１はコ
マンドレジスタ（CMR）であつて、CPU１から
の入出力コマンドが格納される。第７図はコマン
ドレジスタの内容を示し、入出力コマンドが例え
ば第７図に示すように８ビツト構成のとき、第７
ビツトはスタートビツトＳであり、第６ないし第
０ビツトはコマンドコードCMCである。スター
トビツトＳはコマンドの実行開始を指定するもの
であつて、Ｓ＝０は無効を示し、Ｓ＝１は実行開
始を示している。コマンドコードCMCは、FDC
が実行するコマンドを指定するコードであつて、
コマンドデコーダ（CMD）１２を経てライト，
リード等の命令に変換される。スタートビツトＳ
はテスト回路（TST）１３に与えられる。マイ
クロインストラクシヨンデコーダ（MID）１７
からTST１３に与えられているマイクロ命令が
テストを指示するものであつたとき、スタートビ
ツトＳが“１”であることによつて、TST１３
が出力を発生し、この出力によつてこれによつて
シーケンスサ（SEQ）１４が起動され、その制
御に基づいてコントロールメモリ（CM）１５か
らマイクロ命令コードが読出され、マイクロイン
ストラクシヨンレジスタ（MIR）１６に格納さ
れる。MIR１６のマイクロ命令コードは、MID
１７でマイクロ命令に変換されてDSR１８，１
９に読込まれる。DSR１８，１９に読込まれる
マイクロ命令はそれぞれ８ビツトからなり、
DSR１８に格納される８ビツトは第８図のａに
示すように、第７ビツトから順に割込原因表示１
ビツト，エラー検出表示６ビツトおよび動作中表
示１ビツトからなる。またDSR１９には第８図
のｂに示すように、その第７ビツトに動作モード
表示が格納される。DSR１８，１９のデータは
アドレスデコーダ２０を介してそれぞれのDSR
に対するアドレスによつて読出され、オア回路２
１を経てCPU１に対して出力される。
このように従来の入出力制御方式においては、
FDCの動作モードをDSRに格納してこのデータ
によつて動作を行うが、DSRとして２組必要と
するだけでなく、２組のDSRをアドレスによつ
て選択するためのアドレスデコーダを必要とし
た。
FDCの動作モードをDSRに格納してこのデータ
によつて動作を行うが、DSRとして２組必要と
するだけでなく、２組のDSRをアドレスによつ
て選択するためのアドレスデコーダを必要とし
た。
本発明のデータ処理システムは、中央処理装置
と、動作モードを異にする複数の入出力制御装置
とを接続して構成され、前記中央処理装置１が前
記入出力制御装置に対し入出力コマンドを送出す
るに先立ち、前記入出力制御装置の動作モードを
読み取り、前記動作モード対応した入出力制御処
理を行うデータ処理システムにおいて、前記入出
力制御装置に、前記入出力制御装置の動作モード
表示と前記入出力コマンド実行中のエラー表示を
切り替えて表示するレジスタ２２をを設け、前記
入出力制御装置がアイドル状態のときは、前記レ
ジスタ２２に動作モードの表示を行わせ、前記中
央処理装置１から前記入出力コマンドを受信した
とき前記レジスタ２２の前記動作モード表示を解
除し、前記レジスタ２２にエラー表示を可能とす
ることを特徴とするので、入出力制御処理を切替
える際において、動作モードを表示するDSRが
１組でよく、従つてDSRをアドレスによつて選
択するためのアドレスデコーダを必要としないよ
うにしようとするものである。
と、動作モードを異にする複数の入出力制御装置
とを接続して構成され、前記中央処理装置１が前
記入出力制御装置に対し入出力コマンドを送出す
るに先立ち、前記入出力制御装置の動作モードを
読み取り、前記動作モード対応した入出力制御処
理を行うデータ処理システムにおいて、前記入出
力制御装置に、前記入出力制御装置の動作モード
表示と前記入出力コマンド実行中のエラー表示を
切り替えて表示するレジスタ２２をを設け、前記
入出力制御装置がアイドル状態のときは、前記レ
ジスタ２２に動作モードの表示を行わせ、前記中
央処理装置１から前記入出力コマンドを受信した
とき前記レジスタ２２の前記動作モード表示を解
除し、前記レジスタ２２にエラー表示を可能とす
ることを特徴とするので、入出力制御処理を切替
える際において、動作モードを表示するDSRが
１組でよく、従つてDSRをアドレスによつて選
択するためのアドレスデコーダを必要としないよ
うにしようとするものである。
本発明のデータ処理システムにおいては、入出
力制御装置の動作状態を表示するためのDSRを
１組設け、DSRにおける動作表示ビツトを入出
力制御装置がアイドルのときは常時オンにし、
CPUから入出力コマンドを受けたときはオフす
るとともに、入出力コマンド実行中はこのビツト
に他の状態表示を行うようにしている。
力制御装置の動作状態を表示するためのDSRを
１組設け、DSRにおける動作表示ビツトを入出
力制御装置がアイドルのときは常時オンにし、
CPUから入出力コマンドを受けたときはオフす
るとともに、入出力コマンド実行中はこのビツト
に他の状態表示を行うようにしている。
本発明のデータ処理システムではDSRの動作
表示ビツトを入出力制御装置がアイドルのとき
と、CPUから入出力コマンドを受けたときとで
使いわけるようにしているので、DSRが１組で
よく、従つてDSRをアドレスによつて選択する
ためのアドレスデコーダを必要としない。
表示ビツトを入出力制御装置がアイドルのとき
と、CPUから入出力コマンドを受けたときとで
使いわけるようにしているので、DSRが１組で
よく、従つてDSRをアドレスによつて選択する
ためのアドレスデコーダを必要としない。
第１図は本発明のデータ処理システムの一実施
例の構成を示したものである。同図において第６
図におけると同じ部分は同じ番号で示されてお
り、２２はDSRである。
例の構成を示したものである。同図において第６
図におけると同じ部分は同じ番号で示されてお
り、２２はDSRである。
第１図においては第６図の場合と比較して、
DSRは１組のみ設けられており、またアドレス
デコーダとオア回路は省略されている。MID１
７で変換されたマイクロ命令コードはDSR２２
に読込まれ、DSR２２から読出されたデータは
CPU１に対して出力される。
DSRは１組のみ設けられており、またアドレス
デコーダとオア回路は省略されている。MID１
７で変換されたマイクロ命令コードはDSR２２
に読込まれ、DSR２２から読出されたデータは
CPU１に対して出力される。
また、第２図は本発明のデータ処理システムに
おけるDSR２２の内容を示し、第７ビツトは割
込原因表示ビツト（INT）であつて、第１ない
し第６ビツトに割込原因が表示されたとき“１”
となる。本ビツトはCPU１がDSR２２を読取つ
たときリセツトされる。第６ビツトは動作モード
またはコマンドエラー表示ビツト（MOD／
CME）であつて、アイドル中は動作モードを表
示し、コマンド実行中はコマンドエラー（イリー
ガルコマンド）を表示する。第５ないし第１ビツ
トはFDCで検出されるエラー状態を表示するも
のである。第０ビツトは動作中表示ビツト
（BSY）であつて、コマンド実行中“１”とな
る。
おけるDSR２２の内容を示し、第７ビツトは割
込原因表示ビツト（INT）であつて、第１ない
し第６ビツトに割込原因が表示されたとき“１”
となる。本ビツトはCPU１がDSR２２を読取つ
たときリセツトされる。第６ビツトは動作モード
またはコマンドエラー表示ビツト（MOD／
CME）であつて、アイドル中は動作モードを表
示し、コマンド実行中はコマンドエラー（イリー
ガルコマンド）を表示する。第５ないし第１ビツ
トはFDCで検出されるエラー状態を表示するも
のである。第０ビツトは動作中表示ビツト
（BSY）であつて、コマンド実行中“１”とな
る。
このように本発明のデータ処理システムでは、
DSR２２の第６ビツトにおいてFDCの動作表示
またはイリーガルコマンド表示を行うが、この場
合の第６ビツトの制御は第３図に示すようにして
行われる。
DSR２２の第６ビツトにおいてFDCの動作表示
またはイリーガルコマンド表示を行うが、この場
合の第６ビツトの制御は第３図に示すようにして
行われる。
第３図において、アイドル状態においては
DSRの第６ビツトに動作モード表示がセツトさ
れる（ステツプS1）。次にコマンドレジスタ１１
においてスタートビツトＳが“１”であるか否か
がチエツクされて（ステツプS2）、実行開始を示
す“１”になつたとき、DSRの第６ビツトにお
ける動作モード表示がリセツトされる（ステツプ
S3）。
DSRの第６ビツトに動作モード表示がセツトさ
れる（ステツプS1）。次にコマンドレジスタ１１
においてスタートビツトＳが“１”であるか否か
がチエツクされて（ステツプS2）、実行開始を示
す“１”になつたとき、DSRの第６ビツトにお
ける動作モード表示がリセツトされる（ステツプ
S3）。
次にCMD１２の出力がイリーガルコマンドで
あるか否かを判断し（ステツプS4）、イリーガル
コマンドでなければ正常処理に移行しコマンドを
実行する。イリーガルコマンドであつたときは、
DSR２２の第６ビツトにイリーガルコマンド表
示をセツトする（ビツトS5）。さらにDSR２２の
第０ビツトにおける動作中表示をリセツト（ステ
ツプS6）し、DSR２２の第７ビツトにおける割
込原因表示をセツトする（ステツプS7）。
あるか否かを判断し（ステツプS4）、イリーガル
コマンドでなければ正常処理に移行しコマンドを
実行する。イリーガルコマンドであつたときは、
DSR２２の第６ビツトにイリーガルコマンド表
示をセツトする（ビツトS5）。さらにDSR２２の
第０ビツトにおける動作中表示をリセツト（ステ
ツプS6）し、DSR２２の第７ビツトにおける割
込原因表示をセツトする（ステツプS7）。
次にDSR２２の第７ビツトに、第６ないし第
１ビツトにおいて割込原因が表示されていること
を示す“１”が立つているか否かをチエツクし
（ステツプS8）、“１”が立つていなければ、DSR
２２におけるイリーガルコマンド表示をリセツト
して（ステツプS9）、処理を終了しアイドル状態
に戻る。
１ビツトにおいて割込原因が表示されていること
を示す“１”が立つているか否かをチエツクし
（ステツプS8）、“１”が立つていなければ、DSR
２２におけるイリーガルコマンド表示をリセツト
して（ステツプS9）、処理を終了しアイドル状態
に戻る。
このように本発明のデータ処理システムでは、
DSRに入出力制御装置の動作モードを表示する
際において、DSRが１個で足りるのでレジスタ
割付アドレスが減少し、従つてハードウエア量が
減少するとともにソフトウエアも簡単になる。ま
たDSRにおける表示ビツト数が減少するので、
必要なハードウエア量が少なくなる。
DSRに入出力制御装置の動作モードを表示する
際において、DSRが１個で足りるのでレジスタ
割付アドレスが減少し、従つてハードウエア量が
減少するとともにソフトウエアも簡単になる。ま
たDSRにおける表示ビツト数が減少するので、
必要なハードウエア量が少なくなる。
以上説明したように本発明のデータ処理システ
ムによれば、DSRにおける特定ビツトを入出力
制御装置の動作モードの表示とエラー検出表示と
に切替えて使用するので、レジスタ割付アドレス
が減少し、従つてハードウエア量が削減されると
ともにソフトウエアも簡単になり、またDSRに
おける表示ビツト数が減少するので、必要なハー
ドウエア量が減少する。
ムによれば、DSRにおける特定ビツトを入出力
制御装置の動作モードの表示とエラー検出表示と
に切替えて使用するので、レジスタ割付アドレス
が減少し、従つてハードウエア量が削減されると
ともにソフトウエアも簡単になり、またDSRに
おける表示ビツト数が減少するので、必要なハー
ドウエア量が減少する。
第１図は本発明のデータ処理システムの一実施
例の構成を示す図、第２図は本発明のデータ処理
システムにおけるデバイスステータスレジスタの
内容を示す図、第３図はデバイスステータスレジ
スタにおける第６ビツトの制御を説明する図、第
４図は本発明が適用されるデータ処理システムの
構成例を示す図、第５図はバーストモードの
DMA転送とサイクルステイールモードのDMA
転送とを説明する図、第６図は従来の入出力制御
方式におけるFDCの構成例を示す図、第７図は
コマンドレジスタの内容を示す図、第８図はデバ
イスステータスレジスタの内容を示す図である。 １……中央処理装置（CPU）、２……主記憶装
置（MM）、３，４……フロツピーデイスク制御
装置（FDC）、５，６……フロツピーデイスクド
ライバ（FD）、７……バス、１１……コマンドレ
ジスタ（CMR）、１２……コマンドデコーダ
（CMD）、１３……テスト回路（TST）、１４…
…シーケンス制御回路（SEQ）、１５……コント
ロールメモリ（CM）、１６……マイクロインス
トラクシヨンレジスタ（MIR）、１７……マイク
ロインストラクシヨンデコーダ（MID）、１８，
１９，２２……デバイスステータスレジスタ
（DSR）、２０……アドレスデコーダ、２１……
オア回路。
例の構成を示す図、第２図は本発明のデータ処理
システムにおけるデバイスステータスレジスタの
内容を示す図、第３図はデバイスステータスレジ
スタにおける第６ビツトの制御を説明する図、第
４図は本発明が適用されるデータ処理システムの
構成例を示す図、第５図はバーストモードの
DMA転送とサイクルステイールモードのDMA
転送とを説明する図、第６図は従来の入出力制御
方式におけるFDCの構成例を示す図、第７図は
コマンドレジスタの内容を示す図、第８図はデバ
イスステータスレジスタの内容を示す図である。 １……中央処理装置（CPU）、２……主記憶装
置（MM）、３，４……フロツピーデイスク制御
装置（FDC）、５，６……フロツピーデイスクド
ライバ（FD）、７……バス、１１……コマンドレ
ジスタ（CMR）、１２……コマンドデコーダ
（CMD）、１３……テスト回路（TST）、１４…
…シーケンス制御回路（SEQ）、１５……コント
ロールメモリ（CM）、１６……マイクロインス
トラクシヨンレジスタ（MIR）、１７……マイク
ロインストラクシヨンデコーダ（MID）、１８，
１９，２２……デバイスステータスレジスタ
（DSR）、２０……アドレスデコーダ、２１……
オア回路。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置と、動作モードを異にする複数
の入出力制御装置とを接続して構成され、前記中
央処理装置１が前記入出力制御装置に対し入出力
コマンドを送出するに先立ち、前記入出力制御装
置の動作モードを読み取り、前記動作モード対応
した入出力制御処理を行うデータ処理システムに
おいて、 前記入出力制御装置に、前記入出力制御装置の
動作モード表示と前記入出力コマンド実行中のエ
ラー表示を切り替えて表示するレジスタ２２を設
け、 前記入出力制御装置がアイドル状態のときは、
前記レジスタ２２に動作モードの表示を行わせ、 前記中央処理装置１から前記入出力コマンドを
受信したとき前記レジスタ２２の前記動作モード
表示を解除し、前記レジスタ２２にエラー表示を
可能とすることを特徴とするデータ処理システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109879A JPS615362A (ja) | 1984-05-30 | 1984-05-30 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109879A JPS615362A (ja) | 1984-05-30 | 1984-05-30 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615362A JPS615362A (ja) | 1986-01-11 |
| JPH0359463B2 true JPH0359463B2 (ja) | 1991-09-10 |
Family
ID=14521481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109879A Granted JPS615362A (ja) | 1984-05-30 | 1984-05-30 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615362A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0751609Y2 (ja) * | 1988-12-02 | 1995-11-22 | 富士電機株式会社 | プログラマブルコントローラの故障情報記憶回路 |
-
1984
- 1984-05-30 JP JP59109879A patent/JPS615362A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS615362A (ja) | 1986-01-11 |
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