JPH08179519A - 乾式マイクロリソグラフィ処理方法 - Google Patents
乾式マイクロリソグラフィ処理方法Info
- Publication number
- JPH08179519A JPH08179519A JP16917095A JP16917095A JPH08179519A JP H08179519 A JPH08179519 A JP H08179519A JP 16917095 A JP16917095 A JP 16917095A JP 16917095 A JP16917095 A JP 16917095A JP H08179519 A JPH08179519 A JP H08179519A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide
- exposed
- region
- fluorinated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003672 processing method Methods 0.000 title abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 118
- 238000005530 etching Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 26
- 238000012545 processing Methods 0.000 abstract description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 abstract description 2
- 239000002131 composite material Substances 0.000 abstract 1
- 230000008569 process Effects 0.000 description 70
- 235000012431 wafers Nutrition 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 238000001393 microlithography Methods 0.000 description 17
- 238000000059 patterning Methods 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 235000019000 fluorine Nutrition 0.000 description 10
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 9
- 229910052731 fluorine Inorganic materials 0.000 description 9
- 239000011737 fluorine Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000012546 transfer Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 238000011161 development Methods 0.000 description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- 150000001875 compounds Chemical class 0.000 description 6
- 239000007788 liquid Substances 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910008284 Si—F Inorganic materials 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 239000000356 contaminant Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000005855 radiation Effects 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical class [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000003795 desorption Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 238000002164 ion-beam lithography Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000469 dry deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003344 environmental pollutant Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 231100000719 pollutant Toxicity 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 231100000812 repeated exposure Toxicity 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000006884 silylation reaction Methods 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/0042—Photosensitive materials with inorganic or organometallic light-sensitive compounds not otherwise provided for, e.g. inorganic resists
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/265—Selective reaction with inorganic or organometallic reagents after image-wise exposure, e.g. silylation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S430/00—Radiation imagery chemistry: process, composition, or product thereof
- Y10S430/167—X-ray
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S430/00—Radiation imagery chemistry: process, composition, or product thereof
- Y10S430/167—X-ray
- Y10S430/168—X-ray exposure process
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/95—Multilayer mask including nonradiation sensitive layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Organic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路製造のための、全乾式マイク
ロリソグラフィ処理方法を開示する。 【構成】 この全乾式マイクロリソグラフィ・プロセス
においては、半導体ウェハの処理可能層１８上にフッ素
化層３０が堆積され、層３０の諸領域が露光されてその
中に露光領域と非露光領域３１とが形成される。次に、
層３０上に酸化物層が成長せしめられ、層３０の該非露
光領域上には酸化物の厚い領域３４を、層３０の該露光
領域上には酸化物の薄い領域３２を、形成する。次に、
該酸化物層はエッチングされて、該酸化物層の薄い領域
３２は除去され、該酸化物層の厚い部分３４の少なくと
も一部は残されてパターン形成された硬質マスクとして
用いられる。次に、該酸化物硬質マスクにより被覆され
ていない露光された層３０をエッチングし、該酸化物硬
質マスクにより被覆されていない処理可能層１８の領域
を露出せしめ、その後のパターン形成処理を行う。
ロリソグラフィ処理方法を開示する。 【構成】 この全乾式マイクロリソグラフィ・プロセス
においては、半導体ウェハの処理可能層１８上にフッ素
化層３０が堆積され、層３０の諸領域が露光されてその
中に露光領域と非露光領域３１とが形成される。次に、
層３０上に酸化物層が成長せしめられ、層３０の該非露
光領域上には酸化物の厚い領域３４を、層３０の該露光
領域上には酸化物の薄い領域３２を、形成する。次に、
該酸化物層はエッチングされて、該酸化物層の薄い領域
３２は除去され、該酸化物層の厚い部分３４の少なくと
も一部は残されてパターン形成された硬質マスクとして
用いられる。次に、該酸化物硬質マスクにより被覆され
ていない露光された層３０をエッチングし、該酸化物硬
質マスクにより被覆されていない処理可能層１８の領域
を露出せしめ、その後のパターン形成処理を行う。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、超小形電
子工学デバイスの製造におけるパターン形成に用いられ
るリソグラフィ技術に関する。特に、本発明は、湿式プ
ロセスを必要としない半導体集積回路製造のための、乾
式ホトレジストプロセスおよび全乾式マイクロリソグラ
フィ処理方法に関する。
子工学デバイスの製造におけるパターン形成に用いられ
るリソグラフィ技術に関する。特に、本発明は、湿式プ
ロセスを必要としない半導体集積回路製造のための、乾
式ホトレジストプロセスおよび全乾式マイクロリソグラ
フィ処理方法に関する。
【０００２】
【従来の技術】半導体は、情報システムを含めての、電
子工学への応用上、集積回路において広く用いられてい
る。そのような集積回路は通常、単結晶シリコン内に形
成された多数のトランジスタおよび多重レベルのデバイ
ス相互接続を用いる。半導体ウェハ上にはさまざまなデ
バイス層が、マイクロリソグラフィおよびエッチングプ
ロセスの組合せを用いて逐次形成される。
子工学への応用上、集積回路において広く用いられてい
る。そのような集積回路は通常、単結晶シリコン内に形
成された多数のトランジスタおよび多重レベルのデバイ
ス相互接続を用いる。半導体ウェハ上にはさまざまなデ
バイス層が、マイクロリソグラフィおよびエッチングプ
ロセスの組合せを用いて逐次形成される。
【０００３】マイクロリソグラフィは、後のパターン形
成プロセスが行われうるように、半導体ウェハの表面上
にパターン形成されたマスクを作るのに通常実施される
プロセスである。通常、これらの後のパターン形成プロ
セスには、堆積による材料の追加または削減、注入材の
ドーピング、またはプラズマエッチングが含まれる。し
ばしばパターンは、ホトレジスト層および光リソグラフ
ィ露光装置を用いて、露光マスクからウェハへ転写され
る。
成プロセスが行われうるように、半導体ウェハの表面上
にパターン形成されたマスクを作るのに通常実施される
プロセスである。通常、これらの後のパターン形成プロ
セスには、堆積による材料の追加または削減、注入材の
ドーピング、またはプラズマエッチングが含まれる。し
ばしばパターンは、ホトレジスト層および光リソグラフ
ィ露光装置を用いて、露光マスクからウェハへ転写され
る。
【０００４】現在のリソグラフィプロセスの問題または
限界は、湿式の液体式プロセスが、ホトレジスト層を堆
積するために、また露光後のパターン現像のために用い
られることであり、それは、頻繁なウェハの運搬および
操作、ウェハ汚染の増加、製造歩留りの低下、および比
較的に長い製造サイクル時間をもたらす。ホトレジスト
層は有機材料であり、それはスピンコーティングにより
液体層として塗布され、露光マスクを通しての放射源に
よる露光後に有機溶剤を用いて現像される。パターン形
成プロセス（堆積、エッチング、またはイオン注入）を
行った後、レジスト層は湿式溶剤または乾式（光化学ま
たはプラズマ）除去プロセスを用いて剥離される。従来
のマイクロリソグラフィ技術は、液体式プロセスに頼っ
ているので、ウェハは、パターン形成プロセスの流れの
間、大気および液体薬品に反復して曝される。これらの
反復被曝は、ウェハ表面上にさまざまな汚染物質を導入
しうる。さらに、レジスト層自体が、該表面上にさまざ
まな金属性または有機汚染物質を残し、その結果デバイ
スのパフォーマンスおよび信頼性の劣化を生じる。これ
らの理由により、統合された処理と、複合装置の使用の
増大とに向かう傾向が存在し、それは、バッチ（多ウェ
ハ）プロセスを代わりの単一ウェハ設備により、また湿
式プロセスを乾式プロセスにより、置き換えることを要
求する。マイクロリソグラフィのために通常用いられる
ホトレジスト被覆および現像プロセスは、湿式プロセス
であり、真空蒸着またはエッチングプロセスと複合的に
統合しえないので、完全な統合形マイクロリソグラフィ
複合装置設備は現在得られない。
限界は、湿式の液体式プロセスが、ホトレジスト層を堆
積するために、また露光後のパターン現像のために用い
られることであり、それは、頻繁なウェハの運搬および
操作、ウェハ汚染の増加、製造歩留りの低下、および比
較的に長い製造サイクル時間をもたらす。ホトレジスト
層は有機材料であり、それはスピンコーティングにより
液体層として塗布され、露光マスクを通しての放射源に
よる露光後に有機溶剤を用いて現像される。パターン形
成プロセス（堆積、エッチング、またはイオン注入）を
行った後、レジスト層は湿式溶剤または乾式（光化学ま
たはプラズマ）除去プロセスを用いて剥離される。従来
のマイクロリソグラフィ技術は、液体式プロセスに頼っ
ているので、ウェハは、パターン形成プロセスの流れの
間、大気および液体薬品に反復して曝される。これらの
反復被曝は、ウェハ表面上にさまざまな汚染物質を導入
しうる。さらに、レジスト層自体が、該表面上にさまざ
まな金属性または有機汚染物質を残し、その結果デバイ
スのパフォーマンスおよび信頼性の劣化を生じる。これ
らの理由により、統合された処理と、複合装置の使用の
増大とに向かう傾向が存在し、それは、バッチ（多ウェ
ハ）プロセスを代わりの単一ウェハ設備により、また湿
式プロセスを乾式プロセスにより、置き換えることを要
求する。マイクロリソグラフィのために通常用いられる
ホトレジスト被覆および現像プロセスは、湿式プロセス
であり、真空蒸着またはエッチングプロセスと複合的に
統合しえないので、完全な統合形マイクロリソグラフィ
複合装置設備は現在得られない。
【０００５】過去数年間の進歩は、「ＤＥＳＩＲＥ」
（拡散増強シリレートレジスト（Ｄｉｆｆｕｓｉｏｎ
Ｅｎｈａｎｃｅｄ ＳＩｌｙｌａｔｅｄ ＲＥｓｉｓ
ｔ））プロセスのような乾式現像プロセスをもたらし
た。ＤＥＳＩＲＥプロセスにおいては、レジストはまず
スピン塗布され、マスクを通して露光される。次にそれ
は、レジスト膜の露光領域内へ選択的に拡散するシリコ
ン含有化合物に曝される。その後、酸素プラズマ内にお
ける乾式現像プロセスを用いて、レジストパターンが形
成される。酸素プラズマ被曝ステップは、非露光レジス
トを除去するが、露光されシリレート（ｓｉｌｙｌａｔ
ｅｄ）された領域内のシリコン含有硬質マスクは残存さ
せる。気相シリレート（ｓｉｌｙｌａｔｉｏｎ）プロセ
スは、ヘキサメチルジシラザン（ＨＭＤＳ）を材料源と
して用いる。ＤＥＳＩＲＥプロセスは、レジストの液体
式現像の必要をなくす。
（拡散増強シリレートレジスト（Ｄｉｆｆｕｓｉｏｎ
Ｅｎｈａｎｃｅｄ ＳＩｌｙｌａｔｅｄ ＲＥｓｉｓ
ｔ））プロセスのような乾式現像プロセスをもたらし
た。ＤＥＳＩＲＥプロセスにおいては、レジストはまず
スピン塗布され、マスクを通して露光される。次にそれ
は、レジスト膜の露光領域内へ選択的に拡散するシリコ
ン含有化合物に曝される。その後、酸素プラズマ内にお
ける乾式現像プロセスを用いて、レジストパターンが形
成される。酸素プラズマ被曝ステップは、非露光レジス
トを除去するが、露光されシリレート（ｓｉｌｙｌａｔ
ｅｄ）された領域内のシリコン含有硬質マスクは残存さ
せる。気相シリレート（ｓｉｌｙｌａｔｉｏｎ）プロセ
スは、ヘキサメチルジシラザン（ＨＭＤＳ）を材料源と
して用いる。ＤＥＳＩＲＥプロセスは、レジストの液体
式現像の必要をなくす。
【０００６】
【発明が解決しようとする課題】感光層の乾式堆積のた
めにプラズマ支援重合プロセスを用いる技術が（例え
ば、ＡＴ＆Ｔベル研究所（ＡＴ＆Ｔ Ｂｅｌｌ Ｌａｂ
ｓ）およびＭＩＴリンカーン研究所（ＭＩＴ Ｌｉｎｃ
ｏｌｎ Ｌａｂ．）において）開発された。しかし、半
導体製造環境において画像転写に用いられる感光層（ホ
トレジスト）の形成は、なおスピン塗布湿式コーティン
グに基づいている。現在までに発展せしめられたプラズ
マ堆積ホトレジストプロセスは、標準的なスピン塗布レ
ジストと比較して、比較的劣ったコントラストおよび感
度特性を有する層を生ぜしめる。
めにプラズマ支援重合プロセスを用いる技術が（例え
ば、ＡＴ＆Ｔベル研究所（ＡＴ＆Ｔ Ｂｅｌｌ Ｌａｂ
ｓ）およびＭＩＴリンカーン研究所（ＭＩＴ Ｌｉｎｃ
ｏｌｎ Ｌａｂ．）において）開発された。しかし、半
導体製造環境において画像転写に用いられる感光層（ホ
トレジスト）の形成は、なおスピン塗布湿式コーティン
グに基づいている。現在までに発展せしめられたプラズ
マ堆積ホトレジストプロセスは、標準的なスピン塗布レ
ジストと比較して、比較的劣ったコントラストおよび感
度特性を有する層を生ぜしめる。
【０００７】
【課題を解決するための手段】本発明が提供するのは全
乾式リソグラフィプロセスであり、該プロセスにおいて
は、フッ素化層、好ましくはフッ素化アモルファスシリ
コン、フッ素化多結晶シリコン、またはフッ素化シリコ
ンゲルマニウムが、半導体ウェハ上に堆積され、該フッ
素化半導体層の諸領域は、該フッ素化層内に露光領域と
非露光領域とが形成されるように露光される。次に、該
フッ素化層上に酸化物層が成長せしめられ、該フッ素化
層の非露光領域上には厚い酸化物領域を形成し、該フッ
素化層の露光領域上には薄い酸化物領域を形成する。次
に、該酸化物層はエッチングされ、該酸化物層の薄い領
域は除去されるが、該酸化物層の厚い領域の少なくとも
一部は残される。次に、露光された残存するフッ素化層
を除去するためにエッチングプロセスが行われ、頂部酸
化物層およびフッ素化半導体下部層から構成される、パ
ターン形成された硬質マスク層が残される。このパター
ン形成された硬質マスク層は、その除去の前に、エッチ
ング、イオン注入、または選択的堆積のような、後のパ
ターン形成プロセスを行うために用いられる。本発明に
おける全てのステップは乾式プロセスである。
乾式リソグラフィプロセスであり、該プロセスにおいて
は、フッ素化層、好ましくはフッ素化アモルファスシリ
コン、フッ素化多結晶シリコン、またはフッ素化シリコ
ンゲルマニウムが、半導体ウェハ上に堆積され、該フッ
素化半導体層の諸領域は、該フッ素化層内に露光領域と
非露光領域とが形成されるように露光される。次に、該
フッ素化層上に酸化物層が成長せしめられ、該フッ素化
層の非露光領域上には厚い酸化物領域を形成し、該フッ
素化層の露光領域上には薄い酸化物領域を形成する。次
に、該酸化物層はエッチングされ、該酸化物層の薄い領
域は除去されるが、該酸化物層の厚い領域の少なくとも
一部は残される。次に、露光された残存するフッ素化層
を除去するためにエッチングプロセスが行われ、頂部酸
化物層およびフッ素化半導体下部層から構成される、パ
ターン形成された硬質マスク層が残される。このパター
ン形成された硬質マスク層は、その除去の前に、エッチ
ング、イオン注入、または選択的堆積のような、後のパ
ターン形成プロセスを行うために用いられる。本発明に
おける全てのステップは乾式プロセスである。
【０００８】湿式処理ステップの除去は、マイクロリソ
グラフィ・プロセスの流れに対する統合形複合装置の使
用を可能ならしめる。全乾式マイクロリソグラフィ・プ
ロセスによれば、いくつかのプロセスを、制御環境（例
えば真空）内の１つの複合設備プラットホーム上におい
て行うことができ、ウェハの人による操作を除去し、全
リソグラフィプロセス中における大気および液体起源汚
染物質への被曝が最小化される。乾式マイクロリソグラ
フィを統合形複合装置によって行えば、製造歩留りは増
大し、全体的半導体デバイスの製造サイクル時間は改善
される。
グラフィ・プロセスの流れに対する統合形複合装置の使
用を可能ならしめる。全乾式マイクロリソグラフィ・プ
ロセスによれば、いくつかのプロセスを、制御環境（例
えば真空）内の１つの複合設備プラットホーム上におい
て行うことができ、ウェハの人による操作を除去し、全
リソグラフィプロセス中における大気および液体起源汚
染物質への被曝が最小化される。乾式マイクロリソグラ
フィを統合形複合装置によって行えば、製造歩留りは増
大し、全体的半導体デバイスの製造サイクル時間は改善
される。
【０００９】全乾式マイクロリソグラフィに関する本発
明の方法は、現在のＤＵＶ（深紫外）光ステッパおよび
Ｘ線リソグラフィおよび他の露光装置に適合しうる。本
発明は、現存の設置されたＤＵＶリソグラフィ設備を基
礎として用いられうる。また、本発明は、半導体製造の
フロントエンド（トランジスタ構造の製造中）およびバ
ックエンド（相互接続の製造）の双方において、パター
ン発生のために用いられうる。
明の方法は、現在のＤＵＶ（深紫外）光ステッパおよび
Ｘ線リソグラフィおよび他の露光装置に適合しうる。本
発明は、現存の設置されたＤＵＶリソグラフィ設備を基
礎として用いられうる。また、本発明は、半導体製造の
フロントエンド（トランジスタ構造の製造中）およびバ
ックエンド（相互接続の製造）の双方において、パター
ン発生のために用いられうる。
【００１０】本明細書の一体部分をなし、それと共に参
照されるべき図面において、同じ番号および記号は、特
に指示のない限り、さまざまな図において同じ部品を示
すために用いられる。
照されるべき図面において、同じ番号および記号は、特
に指示のない限り、さまざまな図において同じ部品を示
すために用いられる。
【００１１】
【実施例】以下、実施例のプロセスを詳述する。しか
し、本発明は、多様な特定の関連のもとに実施されう
る、多くの適用可能な発明の概念を与えることを認識す
べきである。ここで論じられる特定の実施例は、本発明
を構成しかつ適用するための特定の様式の単なる例示で
あって、本発明の範囲を限定するものではない。異なる
諸図における、同じ番号および記号は、特に指示のない
限り同じ部品を示す。以下の表１は、実施例および図面
の諸要素の大要を与える。
し、本発明は、多様な特定の関連のもとに実施されう
る、多くの適用可能な発明の概念を与えることを認識す
べきである。ここで論じられる特定の実施例は、本発明
を構成しかつ適用するための特定の様式の単なる例示で
あって、本発明の範囲を限定するものではない。異なる
諸図における、同じ番号および記号は、特に指示のない
限り同じ部品を示す。以下の表１は、実施例および図面
の諸要素の大要を与える。
【００１２】
【表１】
【００１３】
【表２】
【００１４】図１は、現在（従来技術）のマイクロリソ
グラフィパターン形成プロセスにおけるプロセスの流れ
を示す。図示されているように、湿式プロセスによりホ
トレジスト層がスピン塗布され、次に溶剤を追い出して
該層を凝固させるために、予焼成プロセスが行われる。
次に露光が、産業上通常用いられているいくつかの方法
の１つにより、マスクを通して（例えば、光またはＸ線
マイクロリソグラフィ）、またはマスクを使用せずに
（例えば、電子ビームまたはイオンビームリソグラフ
ィ）行われうる。次に、湿式または乾式現像プロセスお
よびその後の凝固用後焼成プロセスが行われ、通常はプ
ラズマエッチングプロセスによりパターンが下部領域へ
転写される。最後に、プラズマおよび／または湿式剥離
プロセスを用いてホトレジストが除去される。
グラフィパターン形成プロセスにおけるプロセスの流れ
を示す。図示されているように、湿式プロセスによりホ
トレジスト層がスピン塗布され、次に溶剤を追い出して
該層を凝固させるために、予焼成プロセスが行われる。
次に露光が、産業上通常用いられているいくつかの方法
の１つにより、マスクを通して（例えば、光またはＸ線
マイクロリソグラフィ）、またはマスクを使用せずに
（例えば、電子ビームまたはイオンビームリソグラフ
ィ）行われうる。次に、湿式または乾式現像プロセスお
よびその後の凝固用後焼成プロセスが行われ、通常はプ
ラズマエッチングプロセスによりパターンが下部領域へ
転写される。最後に、プラズマおよび／または湿式剥離
プロセスを用いてホトレジストが除去される。
【００１５】図２は、図１のプロセスの流れによる、Ｉ
ＧＦＥＴデバイスのためのポリシリコンゲートのパター
ン形成の例を示す。図２Ａは、電界酸化物１４と、前に
成長せしめられた（または堆積された）ゲート誘電体１
６と、電界酸化物１４およびゲート誘電体１６の頂部上
に、例えば低圧化学蒸着法（ＬＰＣＶＤ）により堆積さ
れた処理可能ポリシリコン層１８と、を有する、プロセ
スの開始時における半導体ウェハ１０の断面を示す。ま
ず、図２Ｂに示されているように、ホトレジスト層２２
がスピン塗布される。次にウェハは、マスク上の阻止層
２４（マスク自体は図示されていない）によってマスク
され（図２Ｂ）、露光される。ポジ形またはネガ形のホ
トレジストが用いられるが、ポジ形のホトレジストが図
示されており、その場合は光に対して露光された領域が
後に除去される。図２Ｃには、現像後の構造が示されて
おり、ホトレジスト層２２の露光された領域は除去され
ている。次に、後焼成およびパターン転写、またはプラ
ズマエッチングが行われ、ポリシリコン層１８の露光さ
れた領域が、図２Ｄに示されているように除去される。
次に、パターン形成されたホトレジスト層２２が剥離、
または灰化され、図２Ｅに示されている構造が残され
る。
ＧＦＥＴデバイスのためのポリシリコンゲートのパター
ン形成の例を示す。図２Ａは、電界酸化物１４と、前に
成長せしめられた（または堆積された）ゲート誘電体１
６と、電界酸化物１４およびゲート誘電体１６の頂部上
に、例えば低圧化学蒸着法（ＬＰＣＶＤ）により堆積さ
れた処理可能ポリシリコン層１８と、を有する、プロセ
スの開始時における半導体ウェハ１０の断面を示す。ま
ず、図２Ｂに示されているように、ホトレジスト層２２
がスピン塗布される。次にウェハは、マスク上の阻止層
２４（マスク自体は図示されていない）によってマスク
され（図２Ｂ）、露光される。ポジ形またはネガ形のホ
トレジストが用いられるが、ポジ形のホトレジストが図
示されており、その場合は光に対して露光された領域が
後に除去される。図２Ｃには、現像後の構造が示されて
おり、ホトレジスト層２２の露光された領域は除去され
ている。次に、後焼成およびパターン転写、またはプラ
ズマエッチングが行われ、ポリシリコン層１８の露光さ
れた領域が、図２Ｄに示されているように除去される。
次に、パターン形成されたホトレジスト層２２が剥離、
または灰化され、図２Ｅに示されている構造が残され
る。
【００１６】図３には、本発明のプロセス、すなわち全
乾式マイクロリソグラフィ・プロセス、の諸ステップの
フローチャートが示されている。図４には、ＩＧＦＥＴ
のような半導体デバイスに対するこれらのプロセスステ
ップの効果が断面図で示されている。このプロセスは、
半導体デバイス製造プロセスの流れにおけるパターン形
成において、パターン形成エッチング、ドーピング、選
択的堆積、および他の応用のために行われうる。
乾式マイクロリソグラフィ・プロセス、の諸ステップの
フローチャートが示されている。図４には、ＩＧＦＥＴ
のような半導体デバイスに対するこれらのプロセスステ
ップの効果が断面図で示されている。このプロセスは、
半導体デバイス製造プロセスの流れにおけるパターン形
成において、パターン形成エッチング、ドーピング、選
択的堆積、および他の応用のために行われうる。
【００１７】図４には、本発明に基づく代表的な全乾式
マイクロリソグラフィパターン発生が示されている。従
来技術の場合と同様に、図４Ａは、電界酸化物１４と、
前に成長せしめられたゲート誘電体１６と、電界酸化物
１４およびゲート誘電体１６の頂部上に、例えばＬＰＣ
ＶＤプロセスにより堆積された処理可能層（例えばポリ
シリコン層）１８と、を有する、プロセスの開始時にお
ける半導体ウェハ１０の断面を示す。まず、例えば１０
０ないし１０００Åの、フッ素化アモルファスまたは多
結晶シリコン、フッ素化アモルファスシリコンゲルマニ
ウム、またはフッ素化多結晶シリコンゲルマニウムの、
薄いフッ素化層３０が、ＰＥＣＶＤ（プラズマ増強化学
蒸着）プロセスにより、ポリシリコン層１８上に堆積さ
れる（図４Ｂ）。この堆積プロセスは、４００℃より低
い基板温度でＰＥＣＶＤにより行われうる。該フッ素化
層はまた、反応性スパッタリングプロセスまたは半導体
層堆積プロセスに続いてフッ素イオン注入を行うことに
よっても堆積されうる。フッ素化層３０は、本発明にお
いては、従来のスピンコーティングされたホトレジスト
材料の代わりの感光材料として働く。
マイクロリソグラフィパターン発生が示されている。従
来技術の場合と同様に、図４Ａは、電界酸化物１４と、
前に成長せしめられたゲート誘電体１６と、電界酸化物
１４およびゲート誘電体１６の頂部上に、例えばＬＰＣ
ＶＤプロセスにより堆積された処理可能層（例えばポリ
シリコン層）１８と、を有する、プロセスの開始時にお
ける半導体ウェハ１０の断面を示す。まず、例えば１０
０ないし１０００Åの、フッ素化アモルファスまたは多
結晶シリコン、フッ素化アモルファスシリコンゲルマニ
ウム、またはフッ素化多結晶シリコンゲルマニウムの、
薄いフッ素化層３０が、ＰＥＣＶＤ（プラズマ増強化学
蒸着）プロセスにより、ポリシリコン層１８上に堆積さ
れる（図４Ｂ）。この堆積プロセスは、４００℃より低
い基板温度でＰＥＣＶＤにより行われうる。該フッ素化
層はまた、反応性スパッタリングプロセスまたは半導体
層堆積プロセスに続いてフッ素イオン注入を行うことに
よっても堆積されうる。フッ素化層３０は、本発明にお
いては、従来のスピンコーティングされたホトレジスト
材料の代わりの感光材料として働く。
【００１８】次に、ウェハ１０、もっと明確にいえばフ
ッ素化層３０は、マスクを通し、高エネルギー放射、好
ましくはＤＵＶ（深紫外）露光、によって露光される
（図４Ｃ）。この高エネルギー放射は、シリコン（すな
わち半導体原子）とフッ素との間の結合を破壊し、露光
領域内のフッ素原子を解放する。ＤＵＶ光子（例えば１
９３ｎｍのＤＵＶ放射）によるシリコンとフッ素との結
合の破壊は、半導体表面のクリーニングに関する研究に
おいて十分に実証されている。ＨＦ蒸気クリーニングの
ような、あるシリコン表面クリーニングプロセスは、
（Ｓｉ−Ｆ結合に起因する）フッ素によるシリコン表面
の部分的パッシベーションを生じる。しかし、エピタキ
シャルシリコン成長のような、あるデバイス製造プロセ
スにおいては、フッ素パッシベーションのない、水素パ
ッシベーションが行われた表面を製造することが望まし
い。このようにして、エピタキシャルシリコン成長の前
のシリコン表面の準備のためのＳｉ−Ｆ結合の破壊に
は、ＤＵＶフラッシュ露光が有効であることが示され
た。本発明では、マスクからフッ素化層へのパターン転
写を可能ならしめるために、ＤＵＶ支援Ｓｉ−Ｆ結合破
壊を用いる。
ッ素化層３０は、マスクを通し、高エネルギー放射、好
ましくはＤＵＶ（深紫外）露光、によって露光される
（図４Ｃ）。この高エネルギー放射は、シリコン（すな
わち半導体原子）とフッ素との間の結合を破壊し、露光
領域内のフッ素原子を解放する。ＤＵＶ光子（例えば１
９３ｎｍのＤＵＶ放射）によるシリコンとフッ素との結
合の破壊は、半導体表面のクリーニングに関する研究に
おいて十分に実証されている。ＨＦ蒸気クリーニングの
ような、あるシリコン表面クリーニングプロセスは、
（Ｓｉ−Ｆ結合に起因する）フッ素によるシリコン表面
の部分的パッシベーションを生じる。しかし、エピタキ
シャルシリコン成長のような、あるデバイス製造プロセ
スにおいては、フッ素パッシベーションのない、水素パ
ッシベーションが行われた表面を製造することが望まし
い。このようにして、エピタキシャルシリコン成長の前
のシリコン表面の準備のためのＳｉ−Ｆ結合の破壊に
は、ＤＵＶフラッシュ露光が有効であることが示され
た。本発明では、マスクからフッ素化層へのパターン転
写を可能ならしめるために、ＤＵＶ支援Ｓｉ−Ｆ結合破
壊を用いる。
【００１９】次に、（２５０℃から８００℃までの範囲
内の、通常は４００℃の）低温の熱アニールステップが
行われ、その際解放されたフッ素類が感光層３０の露光
領域から外方拡散されて（図４Ｄ）、フッ素化層の非露
光領域３１が残される。この熱アニールステップはオプ
ションであり、もし用いられる場合は、それはリソグラ
フィ露光ステップと同時に、または別のステップにおい
て、行われうる。露光ステップとアニールステップとが
結合せしめられる場合は、ウェハ１０は、露光されてい
る間に加熱される。この低温の熱アニールステップは、
非露光領域内のＳｉ−Ｆ結合には影響を及ぼさない。そ
のわけは、Ｓｉ−Ｆ結合は、８５０℃より低い温度にお
いては熱的に破壊されないからである。
内の、通常は４００℃の）低温の熱アニールステップが
行われ、その際解放されたフッ素類が感光層３０の露光
領域から外方拡散されて（図４Ｄ）、フッ素化層の非露
光領域３１が残される。この熱アニールステップはオプ
ションであり、もし用いられる場合は、それはリソグラ
フィ露光ステップと同時に、または別のステップにおい
て、行われうる。露光ステップとアニールステップとが
結合せしめられる場合は、ウェハ１０は、露光されてい
る間に加熱される。この低温の熱アニールステップは、
非露光領域内のＳｉ−Ｆ結合には影響を及ぼさない。そ
のわけは、Ｓｉ−Ｆ結合は、８５０℃より低い温度にお
いては熱的に破壊されないからである。
【００２０】次のステップでは、プラズマ増強または光
増強酸化を用い、好ましくは８００℃よりは低いが１０
０℃よりは高い（通常は３５０℃ないし４５０℃の）温
度において酸化プロセスが行われる（図４Ｅ）。フッ素
の存在が、シリコンの酸化速度を著しく増大させること
は公知である。従って、このプロセスステップは、フッ
素の触媒効果により、非露光フッ素化領域３１上の厚い
領域３４と、露光領域上の薄い領域３２と、を有する酸
化物層の成長を生ぜしめる。厚い領域３４は、薄い領域
３２より通常少なくとも５０％は厚い。
増強酸化を用い、好ましくは８００℃よりは低いが１０
０℃よりは高い（通常は３５０℃ないし４５０℃の）温
度において酸化プロセスが行われる（図４Ｅ）。フッ素
の存在が、シリコンの酸化速度を著しく増大させること
は公知である。従って、このプロセスステップは、フッ
素の触媒効果により、非露光フッ素化領域３１上の厚い
領域３４と、露光領域上の薄い領域３２と、を有する酸
化物層の成長を生ぜしめる。厚い領域３４は、薄い領域
３２より通常少なくとも５０％は厚い。
【００２１】次に、フッ素化層３０の露光領域から酸化
物の薄い領域３２を完全に除去するために、時限プラズ
マ酸化物エッチングが行われる（図４Ｆ）。酸化物層の
厚い領域３４の一部は（露光領域と非露光領域との間の
酸化物の厚さの大きい差により）残存して、半導体ウェ
ハ上に硬質酸化物マスクパターンを形成する。
物の薄い領域３２を完全に除去するために、時限プラズ
マ酸化物エッチングが行われる（図４Ｆ）。酸化物層の
厚い領域３４の一部は（露光領域と非露光領域との間の
酸化物の厚さの大きい差により）残存して、半導体ウェ
ハ上に硬質酸化物マスクパターンを形成する。
【００２２】次のステップでは、フッ素化層３０に対し
てパターンを転写するために、選択的異方性シリコンエ
ッチングが行われる（図４Ｇ）。最初のフッ素化領域上
の酸化物層の残った（厚い）領域３４は、非露光領域内
のエッチングを阻止する硬質マスクとして作用する。図
示されている例においては、パターン形成された酸化物
硬質マスクから最初のフッ素化領域へのパターン転写に
用いられる選択的異方性シリコンエッチング・プロセス
ステップは、ポリシリコンゲートの形成にも利用され
る。
てパターンを転写するために、選択的異方性シリコンエ
ッチングが行われる（図４Ｇ）。最初のフッ素化領域上
の酸化物層の残った（厚い）領域３４は、非露光領域内
のエッチングを阻止する硬質マスクとして作用する。図
示されている例においては、パターン形成された酸化物
硬質マスクから最初のフッ素化領域へのパターン転写に
用いられる選択的異方性シリコンエッチング・プロセス
ステップは、ポリシリコンゲートの形成にも利用され
る。
【００２３】最後に、リソグラフィプロセスを完了して
図４Ｈに示されている結果を実現するために必要とされ
る、その後のプロセスステップ（例えば、パターン形成
されたマスクのプラズマ除去）が行われる。ここに図示
されているゲートパターン形成の例においては、パター
ン形成された硬質マスク（酸化物層の厚い領域３４およ
びフッ素化層の非露光領域３１）の除去は、側壁スペー
サ形成およびソース／ドレイン接合のドーピングのよう
な、後のデバイス製造の前のオプションである。もしこ
のリソグラフィの方法が、パターン形成イオン注入の目
的で行われるものならば、エッチングを行う必要はな
い。ある場合には、パターン転写のためのプラズマエッ
チングが、硬質マスクの本来の除去のためにも用いら
れ、１つのプロセスステップが廃止されうる。
図４Ｈに示されている結果を実現するために必要とされ
る、その後のプロセスステップ（例えば、パターン形成
されたマスクのプラズマ除去）が行われる。ここに図示
されているゲートパターン形成の例においては、パター
ン形成された硬質マスク（酸化物層の厚い領域３４およ
びフッ素化層の非露光領域３１）の除去は、側壁スペー
サ形成およびソース／ドレイン接合のドーピングのよう
な、後のデバイス製造の前のオプションである。もしこ
のリソグラフィの方法が、パターン形成イオン注入の目
的で行われるものならば、エッチングを行う必要はな
い。ある場合には、パターン転写のためのプラズマエッ
チングが、硬質マスクの本来の除去のためにも用いら
れ、１つのプロセスステップが廃止されうる。
【００２４】以上においては実施例が説明されたが、さ
まざまなプロセスのために別の方法も用いられうる。例
えば、フッ素化層３０は、ＰＶＤ（物理蒸着）、ＰＥＣ
ＶＤ（プラズマ増強化学蒸着）、または他の堆積手段、
のような、ＬＰＣＶＤ以外の方法によっても堆積されう
る。図４Ｃに示されている露光ステップは、Ｘ線、電子
ビーム、またはイオンビーム、のような他のタイプの高
エネルギー粒子ビームを用いても行われ、そのあるもの
はマスクを必要とする（Ｘ線リソグラフィ）が、他のも
のは必要としない（電子ビームまたはイオンビームリソ
グラフィ）。
まざまなプロセスのために別の方法も用いられうる。例
えば、フッ素化層３０は、ＰＶＤ（物理蒸着）、ＰＥＣ
ＶＤ（プラズマ増強化学蒸着）、または他の堆積手段、
のような、ＬＰＣＶＤ以外の方法によっても堆積されう
る。図４Ｃに示されている露光ステップは、Ｘ線、電子
ビーム、またはイオンビーム、のような他のタイプの高
エネルギー粒子ビームを用いても行われ、そのあるもの
はマスクを必要とする（Ｘ線リソグラフィ）が、他のも
のは必要としない（電子ビームまたはイオンビームリソ
グラフィ）。
【００２５】本発明の全乾式マイクロリソグラフィは多
くの利点を有し、その極めて重要な１つは、マイクロリ
ソグラフィ用の完全に統合された複合装置を使用しうる
ことである。これにより、いくつかのプロセスが、制御
環境内の１つの設備プラットホーム上において、極めて
わずかな、ウェハ操作と、大気およびホトレジスト汚染
物質への被曝とによって、行われうるようになり、従っ
て、製造歩留りは増大し、全体的な製造サイクル時間は
改善される。
くの利点を有し、その極めて重要な１つは、マイクロリ
ソグラフィ用の完全に統合された複合装置を使用しうる
ことである。これにより、いくつかのプロセスが、制御
環境内の１つの設備プラットホーム上において、極めて
わずかな、ウェハ操作と、大気およびホトレジスト汚染
物質への被曝とによって、行われうるようになり、従っ
て、製造歩留りは増大し、全体的な製造サイクル時間は
改善される。
【００２６】また、本発明の全乾式マイクロリソグラフ
ィの方法は、現在および将来ののＤＵＶ（深紫外）光ス
テッパおよびＸ線リソグラフィ装置に適合しうる。本発
明は、真空統合形複合装置設備技術を用いて容易に実施
されうる。
ィの方法は、現在および将来ののＤＵＶ（深紫外）光ス
テッパおよびＸ線リソグラフィ装置に適合しうる。本発
明は、真空統合形複合装置設備技術を用いて容易に実施
されうる。
【００２７】本発明のもう１つの利点は、低下せしめら
れた温度において感光層（フッ素化層３０）を堆積する
能力であり、それは、このリソグラフィプロセスが、多
レベル相互接続のための「バックエンド」を含め、半導
体製造プロセスの実質的にどこにおいても用いられうる
ようにする。プロセス温度は十分に低いので、感光層堆
積およびプラズマ酸化は、アルミニウムメタライゼーシ
ョンに適合しうる。
れた温度において感光層（フッ素化層３０）を堆積する
能力であり、それは、このリソグラフィプロセスが、多
レベル相互接続のための「バックエンド」を含め、半導
体製造プロセスの実質的にどこにおいても用いられうる
ようにする。プロセス温度は十分に低いので、感光層堆
積およびプラズマ酸化は、アルミニウムメタライゼーシ
ョンに適合しうる。
【００２８】本発明のもう１つの利点は、有機ホトレジ
スト処理と、現在のホトレジスト材料に関連する金属性
および有機汚染物質と、の除去である。従って、本発明
は、残存するホトレジスト起源汚染物質を除去するため
の、半導体ウェハクリーニングの必要をなくす。
スト処理と、現在のホトレジスト材料に関連する金属性
および有機汚染物質と、の除去である。従って、本発明
は、残存するホトレジスト起源汚染物質を除去するため
の、半導体ウェハクリーニングの必要をなくす。
【００２９】本発明の全乾式マイクロリソグラフィ・プ
ロセスを実施例に関して説明してきたが、この説明は限
定的な意味に解釈されるべきではない。本技術分野に習
熟した者にとっては、この説明を参照する時、実施例の
さまざまな改変および組合せ、および本発明の他の実施
例が明らかとなるはずである。従って、添付の特許請求
の範囲は、いかなるそのような改変または実施例をも含
むように意図されている。
ロセスを実施例に関して説明してきたが、この説明は限
定的な意味に解釈されるべきではない。本技術分野に習
熟した者にとっては、この説明を参照する時、実施例の
さまざまな改変および組合せ、および本発明の他の実施
例が明らかとなるはずである。従って、添付の特許請求
の範囲は、いかなるそのような改変または実施例をも含
むように意図されている。
【００３０】以上の説明に関して更に以下の項を開示す
る。 （１）処理可能層を有する半導体ウェハを準備するステ
ップと、該処理可能層上にハロゲンドープ層を堆積する
ステップと、該ハロゲンドープ層の諸部分を放射エネル
ギーに対し露光させて、露光された領域と露光されなか
った領域とが該ハロゲンドープ層内に形成されるように
するステップと、前記ハロゲンドープ層上に酸化物層を
成長させて前記ハロゲンドープ層の前記非露光領域上に
第１酸化物領域を形成し、前記ハロゲンドープ層の前記
露光領域上に第２酸化物領域を形成し、該第２領域が該
第１領域より薄いようにするステップと、前記酸化物層
をエッチングして前記酸化物層の前記第２領域を除去
し、前記酸化物層の前記第１領域を残して、該酸化物層
の該第１領域が酸化物硬質マスクを作るようにするステ
ップと、を含む、リソグラフィの方法。
る。 （１）処理可能層を有する半導体ウェハを準備するステ
ップと、該処理可能層上にハロゲンドープ層を堆積する
ステップと、該ハロゲンドープ層の諸部分を放射エネル
ギーに対し露光させて、露光された領域と露光されなか
った領域とが該ハロゲンドープ層内に形成されるように
するステップと、前記ハロゲンドープ層上に酸化物層を
成長させて前記ハロゲンドープ層の前記非露光領域上に
第１酸化物領域を形成し、前記ハロゲンドープ層の前記
露光領域上に第２酸化物領域を形成し、該第２領域が該
第１領域より薄いようにするステップと、前記酸化物層
をエッチングして前記酸化物層の前記第２領域を除去
し、前記酸化物層の前記第１領域を残して、該酸化物層
の該第１領域が酸化物硬質マスクを作るようにするステ
ップと、を含む、リソグラフィの方法。
【００３１】（２）前記ハロゲンドープ層がフッ素を含
む、第１項記載の方法。 （３）前記フッ素化層がさらにシリコンを含む、第２項
記載の方法。 （４）前記フッ素化層がさらにゲルマニウムを含む、第
３項記載の方法。
む、第１項記載の方法。 （３）前記フッ素化層がさらにシリコンを含む、第２項
記載の方法。 （４）前記フッ素化層がさらにゲルマニウムを含む、第
３項記載の方法。
【００３２】（５）前記酸化物層が二酸化シリコンを含
む、第１項記載の方法。 （６）前記放射エネルギーが深紫外リソグラフィ露光装
置から発射される、第１項記載の方法。
む、第１項記載の方法。 （６）前記放射エネルギーが深紫外リソグラフィ露光装
置から発射される、第１項記載の方法。
【００３３】（７）前記放射エネルギーがＸ線リソグラ
フィ露光装置から発射される、第１項記載の方法。 （８）前記露光ステップの後に、しかし前記成長ステッ
プの前に、前記ハロゲンドープ層の前記露光領域からフ
ッ素を外方拡散させるために前記ウェハをアニールする
ステップをさらに含む、第２項記載の方法。
フィ露光装置から発射される、第１項記載の方法。 （８）前記露光ステップの後に、しかし前記成長ステッ
プの前に、前記ハロゲンドープ層の前記露光領域からフ
ッ素を外方拡散させるために前記ウェハをアニールする
ステップをさらに含む、第２項記載の方法。
【００３４】（９）前記アニールステップが８００℃よ
り低い温度において行われる、第８項記載の方法。 （１０）前記露光ステップ中に、しかし前記成長ステッ
プの前に、前記ハロゲンドープ層の前記露光領域からフ
ッ素を外方拡散させるために前記ウェハをアニールする
ステップをさらに含む、第２項記載の方法。
り低い温度において行われる、第８項記載の方法。 （１０）前記露光ステップ中に、しかし前記成長ステッ
プの前に、前記ハロゲンドープ層の前記露光領域からフ
ッ素を外方拡散させるために前記ウェハをアニールする
ステップをさらに含む、第２項記載の方法。
【００３５】（１１）前記アニールステップが８００℃
より低い温度において行われる、第１０項記載の方法。 （１２）前記ハロゲンドープ層を堆積する前記ステップ
の後に、しかし前記露光ステップの前に、前記ウェハを
マスクするステップをさらに含む、第２項記載の方法。
より低い温度において行われる、第１０項記載の方法。 （１２）前記ハロゲンドープ層を堆積する前記ステップ
の後に、しかし前記露光ステップの前に、前記ウェハを
マスクするステップをさらに含む、第２項記載の方法。
【００３６】（１３）前記酸化物層の前記エッチングス
テップの後に、前記酸化物硬質マスクにより被覆されて
いない領域内の前記処理可能層を露出させるために前記
ハロゲンドープ層の前記露光領域をエッチングするステ
ップをさらに含む、第１項記載の方法。
テップの後に、前記酸化物硬質マスクにより被覆されて
いない領域内の前記処理可能層を露出させるために前記
ハロゲンドープ層の前記露光領域をエッチングするステ
ップをさらに含む、第１項記載の方法。
【００３７】（１４）前記処理可能層の前記露出せしめ
られた領域に対してパターン形成製造プロセスを行うス
テップであって、前記酸化物硬質マスクにより被覆され
た前記ハロゲンドープ層の領域が該パターン形成製造プ
ロセスによって影響されない、該パターン形成製造プロ
セスを行うステップをさらに含む、第１３項記載の方
法。
られた領域に対してパターン形成製造プロセスを行うス
テップであって、前記酸化物硬質マスクにより被覆され
た前記ハロゲンドープ層の領域が該パターン形成製造プ
ロセスによって影響されない、該パターン形成製造プロ
セスを行うステップをさらに含む、第１３項記載の方
法。
【００３８】（１５）前記パターン形成製造プロセスを
行うステップの後に、前記酸化物硬質マスクを除去する
ステップをさらに含む、第１４項記載の方法。 （１６）前記酸化物硬質マスク除去ステップの後に、前
記ハロゲンドープ層の前記非露光領域を除去するステッ
プをさらに含む、第１５項記載の方法。
行うステップの後に、前記酸化物硬質マスクを除去する
ステップをさらに含む、第１４項記載の方法。 （１６）前記酸化物硬質マスク除去ステップの後に、前
記ハロゲンドープ層の前記非露光領域を除去するステッ
プをさらに含む、第１５項記載の方法。
【００３９】（１７）前記パターン形成製造プロセスが
イオン注入プロセスを含む、第１４項記載の方法。 （１８）前記パターン形成製造プロセスがエッチングプ
ロセスを含む、第１４項記載の方法。
イオン注入プロセスを含む、第１４項記載の方法。 （１８）前記パターン形成製造プロセスがエッチングプ
ロセスを含む、第１４項記載の方法。
【００４０】（１９）行われるそれぞれのプロセスステ
ップが乾式のものである、第１項記載の方法。 （２０）それぞれのステップが統合形複合装置内におい
て行われる、第１９項記載の方法。
ップが乾式のものである、第１項記載の方法。 （２０）それぞれのステップが統合形複合装置内におい
て行われる、第１９項記載の方法。
【００４１】（２１）半導体ウェハに対し乾式リソグラ
フィプロセスのための感光層を形成する方法であって、
該ウェハ上にフッ素化層を堆積するステップ、を含む、
半導体ウェハに対し乾式リソグラフィプロセスのための
感光層を形成する方法。
フィプロセスのための感光層を形成する方法であって、
該ウェハ上にフッ素化層を堆積するステップ、を含む、
半導体ウェハに対し乾式リソグラフィプロセスのための
感光層を形成する方法。
【００４２】（２２）前記フッ素化層がシリコンを含
む、第２１項記載の方法。 （２３）前記フッ素化層がさらにゲルマニウムを含む、
第２２項記載の方法。 （２４）フッ素化シリコン感光材料、を含む、乾式リソ
グラフィ用の材料。 （２５）前記フッ素化シリコン感光材料がさらにゲルマ
ニウムを含む、第２４項記載の材料。
む、第２１項記載の方法。 （２３）前記フッ素化層がさらにゲルマニウムを含む、
第２２項記載の方法。 （２４）フッ素化シリコン感光材料、を含む、乾式リソ
グラフィ用の材料。 （２５）前記フッ素化シリコン感光材料がさらにゲルマ
ニウムを含む、第２４項記載の材料。
【００４３】（２６）半導体ウェハの処理可能層１８上
にフッ素化層３０が堆積され、フッ素化層３０内に露光
領域と非露光領域３１とが形成されるようにフッ素化層
３０の諸領域が露光される、全乾式マイクロリソグラフ
ィ・プロセス。前記フッ素化層上に酸化物層が成長せし
められて、フッ素化層３０の前記非露光領域上には酸化
物の厚い領域３４を形成し、フッ素化層３０の前記露光
領域上には酸化物の薄い領域３２を形成する。次に、前
記酸化物層がエッチングされて、該酸化物層の薄い領域
３２は除去されるが、該酸化物層の厚い部分３４の少な
くとも一部はパターン形成された硬質マスクとして用い
られるべく残される。次に、該パターン形成された酸化
物硬質マスクにより被覆されていない露出せしめられた
フッ素化層をエッチングし、該酸化物硬質マスクにより
被覆されていない処理可能層１８の領域を、後のパター
ン形成処理のために露出せしめる。該後のパターン形成
処理は、前記処理可能層へパターン転写を行うエッチン
グプロセス、前記処理可能層の前記露出せしめられた領
域をドープするドーピングプロセス、または堆積ステッ
プのような他のプロセス、でありうる。この全乾式リソ
グラフィプロセスは、複合装置のような統合形環境内に
おいて完了させることができ、製造サイクル時間の改善
および歩留りの増大をもたらす。前記乾式感光層は、低
温においてＰＥＣＶＤを用いて堆積可能であり、全ての
他の半導体デバイス製造プロセスの流れに適合しうる。
にフッ素化層３０が堆積され、フッ素化層３０内に露光
領域と非露光領域３１とが形成されるようにフッ素化層
３０の諸領域が露光される、全乾式マイクロリソグラフ
ィ・プロセス。前記フッ素化層上に酸化物層が成長せし
められて、フッ素化層３０の前記非露光領域上には酸化
物の厚い領域３４を形成し、フッ素化層３０の前記露光
領域上には酸化物の薄い領域３２を形成する。次に、前
記酸化物層がエッチングされて、該酸化物層の薄い領域
３２は除去されるが、該酸化物層の厚い部分３４の少な
くとも一部はパターン形成された硬質マスクとして用い
られるべく残される。次に、該パターン形成された酸化
物硬質マスクにより被覆されていない露出せしめられた
フッ素化層をエッチングし、該酸化物硬質マスクにより
被覆されていない処理可能層１８の領域を、後のパター
ン形成処理のために露出せしめる。該後のパターン形成
処理は、前記処理可能層へパターン転写を行うエッチン
グプロセス、前記処理可能層の前記露出せしめられた領
域をドープするドーピングプロセス、または堆積ステッ
プのような他のプロセス、でありうる。この全乾式リソ
グラフィプロセスは、複合装置のような統合形環境内に
おいて完了させることができ、製造サイクル時間の改善
および歩留りの増大をもたらす。前記乾式感光層は、低
温においてＰＥＣＶＤを用いて堆積可能であり、全ての
他の半導体デバイス製造プロセスの流れに適合しうる。
【００４４】（関連出願に対するクロスリファレンス）
１９９２年１２月２９日出願のＤｏｕｇｌａｓ外による
「マスクの製造方法（Ｍｅｔｈｏｄ ｔｏ Ｐｒｏｄｕ
ｃｅ Ｍａｓｋｉｎｇ）」と題する米国特許出願第＃０
７／９９７，６３２号、および１９９２年９月３０日出
願のＷａｌｌａｃｅによる「電子ビーム励起化学を用い
電子刺激脱離により表面上にナノメートルサイズの構造
を製造するプロセス（Ｐｒｏｃｅｓｓ ｆｏｒ Ｐｒｏ
ｄｕｃｉｎｇ Ｎａｎｏｍｅｔｅｒ−ｓｉｚｅ Ｓｔｒ
ｕｃｔｕｒｅｓ ｏｎ Ｓｕｒｆａｃｅｓ Ｕｓｉｎｇ
Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｈ
ｅｍｉｓｔｒｙ Ｔｈｒｏｕｇｈ Ｅｌｅｃｔｒｏｎ
Ｄｅｓｏｒｐｔｉｏｎ）」と題する米国特許出願第＃０
７／９５４，６２６号。
１９９２年１２月２９日出願のＤｏｕｇｌａｓ外による
「マスクの製造方法（Ｍｅｔｈｏｄ ｔｏ Ｐｒｏｄｕ
ｃｅ Ｍａｓｋｉｎｇ）」と題する米国特許出願第＃０
７／９９７，６３２号、および１９９２年９月３０日出
願のＷａｌｌａｃｅによる「電子ビーム励起化学を用い
電子刺激脱離により表面上にナノメートルサイズの構造
を製造するプロセス（Ｐｒｏｃｅｓｓ ｆｏｒ Ｐｒｏ
ｄｕｃｉｎｇ Ｎａｎｏｍｅｔｅｒ−ｓｉｚｅ Ｓｔｒ
ｕｃｔｕｒｅｓ ｏｎ Ｓｕｒｆａｃｅｓ Ｕｓｉｎｇ
Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｈ
ｅｍｉｓｔｒｙ Ｔｈｒｏｕｇｈ Ｅｌｅｃｔｒｏｎ
Ｄｅｓｏｒｐｔｉｏｎ）」と題する米国特許出願第＃０
７／９５４，６２６号。
【図１】代表的な従来技術のマイクロリソグラフィ処理
方法のフローダイヤグラム。
方法のフローダイヤグラム。
【図２】ＡからＥまでは、従来技術のマイクロリソグラ
フィ処理方法の適用を受ける半導体デバイス（例えば、
絶縁ゲート電界効果トランジスタすなわちＩＧＦＥＴ）
の断面図。
フィ処理方法の適用を受ける半導体デバイス（例えば、
絶縁ゲート電界効果トランジスタすなわちＩＧＦＥＴ）
の断面図。
【図３】本発明の全乾式マイクロリソグラフィにおいて
用いられうるプロセスステップを示すフローダイヤグラ
ム。
用いられうるプロセスステップを示すフローダイヤグラ
ム。
【図４】ＡからＨまでは、本発明の全乾式マイクロリソ
グラフィ・プロセスの適用を受ける半導体デバイス（例
えばＩＧＦＥＴ）の断面図。
グラフィ・プロセスの適用を受ける半導体デバイス（例
えばＩＧＦＥＴ）の断面図。
１０ 半導体ウェハ １８ 処理可能層 ３０ フッ素化層 ３１ フッ素化層の非露光領域 ３２ 酸化物層の薄い領域 ３４ 酸化物層の厚い領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１１月１７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/027 21/3065
Claims (1)
- 【請求項１】 処理可能層を有する半導体ウェハを準備
するステップと、 該処理可能層上にハロゲンドープ層を堆積するステップ
と、 該ハロゲンドープ層の諸部分を放射エネルギーに対し露
光させて、露光された領域と露光されなかった領域とが
該ハロゲンドープ層内に形成されるようにするステップ
と、 前記ハロゲンドープ層上に酸化物層を成長させて前記ハ
ロゲンドープ層の前記非露光領域上に第１酸化物領域を
形成し、前記ハロゲンドープ層の前記露光領域上に第２
酸化物領域を形成し、該第２領域が該第１領域より薄い
ようにするステップと、 前記酸化物層をエッチングして前記酸化物層の前記第２
領域を除去し、前記酸化物層の前記第１領域を残して、
該酸化物層の該第１領域が酸化物硬質マスクを作るよう
にするステップと、を含む、リソグラフィの方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US250691 | 1994-05-31 | ||
| US08/250,691 US5460693A (en) | 1994-05-31 | 1994-05-31 | Dry microlithography process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08179519A true JPH08179519A (ja) | 1996-07-12 |
| JP3393958B2 JP3393958B2 (ja) | 2003-04-07 |
Family
ID=22948763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16917095A Expired - Fee Related JP3393958B2 (ja) | 1994-05-31 | 1995-05-31 | 乾式マイクロリソグラフィ処理方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5460693A (ja) |
| EP (1) | EP0686999B1 (ja) |
| JP (1) | JP3393958B2 (ja) |
| KR (1) | KR100375908B1 (ja) |
| DE (1) | DE69531472T2 (ja) |
| TW (1) | TW368758B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5756154A (en) * | 1996-01-05 | 1998-05-26 | Motorola, Inc. | Masking methods during semiconductor device fabrication |
| US5830801A (en) * | 1997-01-02 | 1998-11-03 | Motorola, Inc. | Resistless methods of gate formation in MOS devices |
| US6417569B1 (en) | 1997-12-11 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Fluorine-doped silicate glass hard mask to improve metal line etching profile |
| US5962346A (en) * | 1997-12-29 | 1999-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fluorine-doped silicate glass hard mask to improve metal line etching profile |
| US5985759A (en) | 1998-02-24 | 1999-11-16 | Applied Materials, Inc. | Oxygen enhancement of ion metal plasma (IMP) sputter deposited barrier layers |
| US6093659A (en) * | 1998-03-25 | 2000-07-25 | Texas Instruments Incorporated | Selective area halogen doping to achieve dual gate oxide thickness on a wafer |
| US6019906A (en) * | 1998-05-29 | 2000-02-01 | Taiwan Semiconductor Manufacturing Company | Hard masking method for forming patterned oxygen containing plasma etchable layer |
| US6492276B1 (en) | 1998-05-29 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Hard masking method for forming residue free oxygen containing plasma etched layer |
| US6007733A (en) * | 1998-05-29 | 1999-12-28 | Taiwan Semiconductor Manufacturing Company | Hard masking method for forming oxygen containing plasma etchable layer |
| US6326300B1 (en) | 1998-09-21 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method |
| US6784115B1 (en) | 1998-12-18 | 2004-08-31 | Mosel Vitelic, Inc. | Method of simultaneously implementing differential gate oxide thickness using fluorine bearing impurities |
| US6287961B1 (en) | 1999-01-04 | 2001-09-11 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method without etch stop layer |
| US6376149B2 (en) | 1999-05-26 | 2002-04-23 | Yale University | Methods and compositions for imaging acids in chemically amplified photoresists using pH-dependent fluorophores |
| AU2001247687A1 (en) * | 2000-03-30 | 2001-10-15 | Tokyo Electron Limited | Dry silylation plasma etch process |
| EP1305824A4 (en) * | 2000-06-06 | 2007-07-25 | Univ Fraser Simon | METHOD FOR MANUFACTURING ELECTRONIC MATERIALS |
| US6497993B1 (en) | 2000-07-11 | 2002-12-24 | Taiwan Semiconductor Manufacturing Company | In situ dry etching procedure to form a borderless contact hole |
| US6551938B1 (en) | 2002-01-25 | 2003-04-22 | Taiwon Semiconductor Manufacturing Company | N2/H2 chemistry for dry development in top surface imaging technology |
| KR100523839B1 (ko) * | 2002-10-07 | 2005-10-27 | 한국전자통신연구원 | 건식 리소그라피 방법 및 이를 이용한 게이트 패턴 형성방법 |
| US6720256B1 (en) | 2002-12-04 | 2004-04-13 | Taiwan Semiconductor Manufacturing Company | Method of dual damascene patterning |
| US8470190B2 (en) * | 2007-07-18 | 2013-06-25 | Stmicroelectronics S.A. | Method for processing portions of walls of an opening formed in a silicon substrate |
| KR20120133652A (ko) * | 2011-05-31 | 2012-12-11 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| EP3719576A1 (en) * | 2019-04-04 | 2020-10-07 | IMEC vzw | Resistless pattering mask |
Family Cites Families (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0051534B1 (en) * | 1980-10-29 | 1986-05-14 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | A method of fabricating a self-aligned integrated circuit structure using differential oxide growth |
| JPS57157248A (en) * | 1981-03-23 | 1982-09-28 | Nec Corp | Preparation of optical exposure mask |
| WO1983004269A1 (en) * | 1982-06-01 | 1983-12-08 | Massachusetts Institute Of Technology | Maskless growth of patterned films |
| US4605566A (en) * | 1983-08-22 | 1986-08-12 | Nec Corporation | Method for forming thin films by absorption |
| US4595601A (en) * | 1984-05-25 | 1986-06-17 | Kabushiki Kaisha Toshiba | Method of selectively forming an insulation layer |
| US4543270A (en) * | 1984-06-20 | 1985-09-24 | Gould Inc. | Method for depositing a micron-size metallic film on a transparent substrate utilizing a visible laser |
| US4624736A (en) * | 1984-07-24 | 1986-11-25 | The United States Of America As Represented By The United States Department Of Energy | Laser/plasma chemical processing of substrates |
| JPH0642456B2 (ja) * | 1984-11-21 | 1994-06-01 | 株式会社日立製作所 | 表面光処理方法 |
| US4810601A (en) * | 1984-12-07 | 1989-03-07 | International Business Machines Corporation | Top imaged resists |
| US4578155A (en) * | 1985-03-19 | 1986-03-25 | Halliwell Michael J | Laser induced deposition on polymeric substrates |
| US4612085A (en) * | 1985-04-10 | 1986-09-16 | Texas Instruments Incorporated | Photochemical patterning |
| JPS6276521A (ja) * | 1985-09-27 | 1987-04-08 | Nec Corp | 電子ビ−ムエツチング方法 |
| JPH0778629B2 (ja) * | 1986-12-19 | 1995-08-23 | ミノルタ株式会社 | ポジ型レジスト膜及びそのレジストパターンの形成方法 |
| US4748134A (en) * | 1987-05-26 | 1988-05-31 | Motorola, Inc. | Isolation process for semiconductor devices |
| US5037720A (en) * | 1987-07-21 | 1991-08-06 | Hoechst Celanese Corporation | Hydroxylated aromatic polyamide polymer containing bound naphthoquinone diazide photosensitizer, method of making and use |
| US4834834A (en) * | 1987-11-20 | 1989-05-30 | Massachusetts Institute Of Technology | Laser photochemical etching using surface halogenation |
| US5055550A (en) * | 1987-11-24 | 1991-10-08 | Hoechst Celanese Corp. | Polymers prepared from 4,4'-bis(2-[3,4(dicarboxyphenyl)hexafluoroisopropyl] diphenyl ether dianhydride |
| EP0334109B1 (de) * | 1988-03-24 | 1993-06-02 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zum Herstellen von aus amorphen Silizium-Germanium-Legierungen bestehenden Halbleiterschichten nach der Glimmentladungstechnik, insbesondere für Solarzellen |
| US4945065A (en) * | 1988-06-02 | 1990-07-31 | Mobil Solar Energy Corporation | Method of passivating crystalline substrates |
| US4882008A (en) * | 1988-07-08 | 1989-11-21 | Texas Instruments Incorporated | Dry development of photoresist |
| US5041361A (en) * | 1988-08-08 | 1991-08-20 | Midwest Research Institute | Oxygen ion-beam microlithography |
| US4978594A (en) * | 1988-10-17 | 1990-12-18 | International Business Machines Corporation | Fluorine-containing base layer for multi-layer resist processes |
| JPH0712015B2 (ja) * | 1988-11-18 | 1995-02-08 | 新技術事業団 | シリコン固体表面へのパターン形成法 |
| US5098866A (en) * | 1988-12-27 | 1992-03-24 | Texas Instruments Incorporated | Method for reducing hot-electron-induced degradation of device characteristics |
| US4994140A (en) * | 1989-01-10 | 1991-02-19 | Optoelectronics Technology Research Corporation | Method capable of forming a fine pattern without crystal defects |
| JPH0793285B2 (ja) * | 1989-01-17 | 1995-10-09 | 光技術研究開発株式会社 | 化合物半導体の加工方法 |
| US4935377A (en) * | 1989-08-01 | 1990-06-19 | Watkins Johnson Company | Method of fabricating microwave FET having gate with submicron length |
| US5015323A (en) * | 1989-10-10 | 1991-05-14 | The United States Of America As Represented By The Secretary Of Commerce | Multi-tipped field-emission tool for nanostructure fabrication |
| DE3942472A1 (de) * | 1989-12-22 | 1991-06-27 | Asea Brown Boveri | Beschichtungsverfahren |
| US5223445A (en) * | 1990-05-30 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Large angle ion implantation method |
| JPH0437129A (ja) * | 1990-06-01 | 1992-02-07 | Fujitsu Ltd | エッチング方法及びエッチング装置 |
| EP0470784A3 (en) * | 1990-08-10 | 1993-03-03 | Motorola Inc. | Method for selectively depositing a thin film |
| US5316895A (en) * | 1990-10-31 | 1994-05-31 | Texas Instruments Incorporated | Photolithographic method using non-photoactive resins |
| US5106770A (en) * | 1990-11-16 | 1992-04-21 | Gte Laboratories Incorporated | Method of manufacturing semiconductor devices |
| US5312716A (en) * | 1991-06-06 | 1994-05-17 | Asahi Glass Company Ltd. | Process for producing a semiconductor |
| US5358894A (en) * | 1992-02-06 | 1994-10-25 | Micron Technology, Inc. | Oxidation enhancement in narrow masked field regions of a semiconductor wafer |
-
1994
- 1994-05-31 US US08/250,691 patent/US5460693A/en not_active Expired - Lifetime
-
1995
- 1995-05-30 KR KR1019950013803A patent/KR100375908B1/ko not_active IP Right Cessation
- 1995-05-31 EP EP95108351A patent/EP0686999B1/en not_active Expired - Lifetime
- 1995-05-31 DE DE69531472T patent/DE69531472T2/de not_active Expired - Fee Related
- 1995-05-31 JP JP16917095A patent/JP3393958B2/ja not_active Expired - Fee Related
- 1995-11-21 TW TW084112339A patent/TW368758B/zh not_active IP Right Cessation
-
1997
- 1997-01-15 US US08/783,686 patent/US5700628A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69531472T2 (de) | 2004-02-19 |
| EP0686999A2 (en) | 1995-12-13 |
| DE69531472D1 (de) | 2003-09-18 |
| US5700628A (en) | 1997-12-23 |
| KR100375908B1 (ko) | 2003-04-08 |
| KR950034481A (ko) | 1995-12-28 |
| EP0686999A3 (en) | 1997-08-20 |
| US5460693A (en) | 1995-10-24 |
| EP0686999B1 (en) | 2003-08-13 |
| TW368758B (en) | 1999-09-01 |
| JP3393958B2 (ja) | 2003-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08179519A (ja) | 乾式マイクロリソグラフィ処理方法 | |
| US8764999B2 (en) | Sidewall image transfer pitch doubling and inline critical dimension slimming | |
| US20080008967A1 (en) | Utilization of electric field with isotropic development in photolithography | |
| JP2764542B2 (ja) | 微細レジストパターン形成方法 | |
| JPH10150027A (ja) | 半導体装置の微細レジストパターンの形成方法 | |
| JPH0883786A (ja) | 半導体装置の製造方法 | |
| US20040067627A1 (en) | Dry lithograpy method and method of forming gate pattern using the same | |
| JPH07134413A (ja) | フラーレン含有レジスト材料を用いたデバイス作製プロセス | |
| US20050255411A1 (en) | Multiple exposure and shrink to achieve reduced dimensions | |
| JP3179068B2 (ja) | パターン形成方法 | |
| US20020164543A1 (en) | Bi-layer photolithographic process | |
| JPS59161827A (ja) | 絶縁膜加工法 | |
| JP3660280B2 (ja) | 微細レジストパターンの形成方法 | |
| JP2898725B2 (ja) | パターン形成方法 | |
| JP3627137B2 (ja) | パターン形成方法 | |
| JP2000347406A (ja) | レジストパターン形成方法及び半導体装置の製造方法 | |
| JP3627187B2 (ja) | 微細パターンの形成方法、及び半導体装置の製造方法 | |
| JPH05142788A (ja) | レジストパターンの形成方法 | |
| JP3035535B1 (ja) | パタ―ン形成方法及びパタ―ン形成装置 | |
| JP2005150222A (ja) | パターン形成方法 | |
| JPS6037725A (ja) | 半導体装置の製造方法 | |
| JPH06273943A (ja) | パターン形成方法 | |
| JPS58143529A (ja) | パタ−ン形成方法 | |
| JPH07245252A (ja) | レジストパターン形成方法およびかかるレジストパターンを使った半導体装置の製造方法 | |
| JPS61141126A (ja) | イオン注入方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090131 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090131 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100131 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110131 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110131 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120131 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120131 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130131 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140131 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |