DE69531472T2 - Mustererzeugung in der Herstellung von mikroelektronischen Anordnungen - Google Patents

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Description

  • Die vorliegende Erfindung bezieht sich allgemein auf Lithographietechniken, die zur Musterausbildung bei der Herstellung mikroelektronischer Vorrichtungen verwendet werden. Insbesondere bezieht sich die vorliegende Erfindung auf einen trockenen Photoresist-Prozeß sowie auf einen rein trockenen Mikrolithographieprozeß zur Herstellung integrierter Halbleiterschaltungen ohne die Notwendigkeit nasser Prozesse.
  • Hintergrund der Erfindung
  • Halbleiter werden in integrierten Schaltungen für Elektronikanwendungen einschließlich Informationssystemen umfassend verwendet. Diese integrierten Schaltungen verwenden typischerweise viele Transistoren und mehrere Ebenen von Vorrichtungsverdrahtungen, die in Einkristallsilicium hergestellt sind. Auf einem Halbleiter-Wafer werden unter Verwendung einer Kombination von Mikrolithographie- und Ätzprozessen verschiedene Vorrichtungslagen aufeinanderfolgend ausgebildet.
  • Die Mikrolithographie ist ein üblicherweise verwirklichter Prozeß zum Erzeugen einer gemusterten Maske auf der Oberfläche eines Halbleiter-Wafers, so daß die nachfolgenden Bemusterungsprozesse ausgeführt werden können. Typischerweise umfassen diese nachfolgenden Bemusterungsprozesse das Hinzufügen oder Entfernen eines Materials dwch Ablagerung, Implantationsdotierung oder Plasmaätzen. Häufig wird das Muster unter Verwendung einer Photoresistlage und optischer Lithographie-Belichtungswerkzeuge von einer Belichtungsmaske auf den Wafer übertragen.
  • Ein Problem oder eine Beschränkung bei momentanen Lithographieprozessen besteht darin, daß zum Ablagern der Photoresistlage und für die Musterentwicklung nach der Belichtung flüssigkeitsgestützte nasse Prozesse verwendet werden, was zu häufigem Wafer-Transport und häufiger Wafer-Handhabung, erhöhter Wafer-Verunreinigung, verringerter Herstellungsausbeute und verhältnismäßig langen Vorrichtungsherstellungs-Zykluszeiten fuhrt. Die Photoresistlage ist ein organisches Material, welches als flüssige Lage über Rotationsbeschichtung aufgetragen und unter Verwendung organischer Lösungsmittel nach dem Beaufschlagen mit einer Strahlungsquelle über eine Belichtungsmaske entwickelt wird. Nach Ausführung des Bemusterungsprozesses (Ablagerung, Ätzen oder Ionenimplantation) wird die Resistlage unter Verwendung nasser Lösungsmittel oder eines trockenen (photochemischen oder Plasma-)Entfernungsprozesses abgestreift. Da die herkömmlichen Mikrolithographietechniken auf flüssigkeitsgestützten Prozessen beruhen, wird der Wafer während des gesamten Musterungsprozeßablaufs wiederholt der Atmosphäre und flüssigen Chemikalien ausgesetzt. Diese wiederholten Aussetzungen können verschiedene Verunreinigungen in die Wafer-Oberfläche einführen. Außerdem kann die Resistlage selbst verschiedene metallische und organische Verunreinigungen auf der Oberfläche zurücklassen, was zu Vorrichtungsleistungs- und -zuverlässigkeitsverschlechterungen führt. Aus diesen Gründen gibt es einen Trend zur integrerien Verarbeitung und zunehmenden Verwendung eines Cluster-Werkzeugs, welcher einen Bedarf am Ersatz von Stapelprozessen (Mehr-Wafer-Prozessen) durch Ein-Wafer-Geräte-Alternativen und von nassen Prozessen durch trockene Prozesse erzeugt hat. Da die typischerweise für die Mikrolithographie verwendeten Photoresist-Beschichtungs- und -Entwicklungsprozesse nasse Prozesse sind und mit Unterdruckablagerungs- oder Ätzprozessen nicht in einem Cluster integriert werden können, ist momentan kein vollständig integriertes Mikrolithographie-Cluster-Werkzeug verfügbar.
  • Fortschritte während der vergangenen Jahre haben zu einem trockenen Entwicklungsprozeß wie etwa dem "DESIRE"-Prozeß (Diffusion Enhanced Sllylated REsist-Prozeß) geführt. In dem DESIRE-Prozeß wird der Resist zunächst rotationsbeschichtet und durch eine Maske mit Licht beaufschlagt. Daraufhin wird er mit einer siliciumhaltigen Verbindung beaufschlagt, die vorzugsweise in die beaufschlagten Bereiche des Resistfilms diffundiert. Nachfolgend wird unter Verwendung eines trockenen Entwicklungsprozesses in einem Sauerstoffplasma das Resistmuster ausgebildet. Der Schritt des Beaufschlagens mit einem Sauerstoff plasmaentfernt den nicht beaufschlagten Resist, während er in den beaufschlagten und silylierten Bereichen eine siliciumhaltige Hartmaske zurückläßt. Der Gasphasen-Silylierungsprozeß verwendet Hexamethyldisilazan (HMDS) als Quelle. Der DESIRE-Prozeß beseitigt die Notwendigkeit einer flüssigkeitsgestützten Entwicklung des Resists.
  • Es sind (z. B. bei AT&T Bell Labs und bei MIT Lincoln Lab.) Techniken entwickelt worden, die plasmagestützte Polymerisationsprozesse zur trockenen Ablagerung der lichtempfindlichen Lage verwenden. Allerdings beruht die Ausbildung der lichtempfindlichen Lage (des Photoresist), die für die Bildübertragung in Halbleiterherstellungsumgebungen verwendet wird, immer noch auf der Rotationsnaßbeschichtung. Im Vergleich zum Standard-Rotationsauftrag-Resist erzeugen die plasmaabgelagerten Photoresistprozesse, die heute entwickelt werden, Lagen mit verhältnismäßig schlechten Kontrast- und Empfindlichkeitseigenschaften.
  • In diesem Kontext wird Bezug genommen auf US-A-4.948.750, die ein Verfahren und eine Vorrichtung zur Herstellung von Halbleiterlagen, die fluorierte amorphe Silicium-Germanium-Legierungen enthalten, durch Glühentladung offenbart.
  • Außerdem ist aus US-A-4.748.134 bekannt, daß die Implantation von Halogenionen in ausgewählte Bereiche eines Halbleitersubstrats, bevor darauf thermisch ein Oxid wächst, zu einer lokalisierten Erhöhung der Oxidwachstumsrate in vertikaler Richtung im Vergleich zur Querrichtung führt.
  • Zusammenfassung der Erfindung
  • Diese Erfindung ist ein rein trockener Prozeß der Lithographie, der die Schritte aus Anspruch 1 umfaßt. Vorzugsweise werden auf einem Halbleiter-Wafer fluoriertes amorphes Silicium, fluoriertes polykristallines Silicium oder fluoriertes Silicium-Germanium abgelagert. Die gemusterte Maskenlage wird vor ihrer Entfernung zum Ausführen eines nachfolgenden Bemusterungsprozesses wie etwa des Ätzens, der Ionenimplantation oder der selektiven Ablagerung verwendet. Alle Schritte in der vorliegenden Erfindung sind trockene Prozesse.
  • Die Beseitigung nasser Prozeßschritte ermöglicht die Verwendung integrierter Cluster-Werkzeuge für einen Mikrolithographie-Prozeßablauf. Bei einem rein trockenen Mikrolithographieprozeß können in einer Cluster-Geräteplattform mehrere Prozesse in einer gesteuerten Umgebung (z. B. in einem Unterdruck) ausgeführt werden, was die Handhabung der Wafer durch Menschen beseitigt und die Einwirkung der Atmosphäre sowie von durch Flüssigkeiten erzeugten Verunreinigungen während des gesamten Lithographieprozesses minimiert. Die Ausführung einer trockenen Mikrolithographie an integrierten Cluster-Werkzeugen erhöht die Herstellungsausbeuten und verbessert die Gesamtzykluszeit der Halbleitervorrichtungsherstellung.
  • Das Verfahren der Erfindung der rein trockenen Mikrolithographie ist kompatibel mit bestehenden optischen DUV-Steppern (optischen Steppern im fernen Ultraviolett) sowie mit der Röntgenstrahllithographie und mit anderen Belichtungswerkzeugen. Diese Erfindung kann mit der bestehenden installierten DUV-Lithographiegerätebasis verwendet werden. Außerdem kann diese Erfindung zur Mustererzeugung sowohl. während des Front-End-Abschnitts (während der Herstellung der Transistorstrukturen) als auch während des Back-End-Abschnitts (während der Herstellung der Verdrahtung) der Halbleiterherstellung verwendet werden.
  • Kurzbeschreibung der Zeichnung
  • In der Zeichnung, die einen integralen Bestandteil der Beschreibung bildet und in Verbindung mit ihr zu lesen ist und in der, falls nichts anderes angegeben ist, zur Bezeichnung ähnlicher Komponenten in verschiedenen Ansichten gleiche Bezugszeichen verwendet werden, zeigen:
  • 1 einen Ablaufplan eines typischen Mikrolithographieprozesses des Standes der Technik;
  • 2a–3e Querschnittsansichten einer Halbleitervorrichtung (z. B. eines Isolierschicht-Feldeffekttransistors IGFET), auf die der Mikrolithographieprozeß des Standes der Technik angewendet wird;
  • 3 einen Ablaufplan der Prozeßschritte, die in der Erfindung der rein trockenen Mikrolithographie verwendet werden können; und
  • 4a–4h Querschnittsansichten einer Halbleitervorrichtung (z. B. eines IGFET), auf die der rein trockene Mikrolithographieprozeß dieser Erfindung angewendet wird.
  • Ausführilche Beschreibung bevorzugter Ausführungsformen
  • Der Prozeß der derzeit bevorzugten Ausführungsformen wird unten ausführlich diskutiert. Die diskutierten spezifischen Ausführungsformen dienen lediglich zur Erläuterung spezifischer Wege zur Herstellung und Verwendung der Erfindung und beschränken nicht den Umfang der Erfindung. Wenn nichts anderes angegeben ist, beziehen sich einander entsprechende Bezugszeichen in den verschiedenen Figuren auf einander entsprechende Teile.
  • Die untenstehende Tabelle 1 gibt eine Übersicht über die Elemente der Ausführungsformen und der Zeichnung. Tabelle 1
    Figure 00060001
  • 1 zeigt einen Prozeßablauf für den bestehenden Mikrolithographiemusterungsprozeß (MikrolithograpMemusterungsprozeß des Standes der Technik). Wie gezeigt ist, wird die Photoresistlage mit einem nassen Prozeß mittels Rotation aufgetragen und daraufhin ein Vorglühprozeß ausgeführt, um das Lösungsmittel auszutreiben und die Lage zu verfestigen. Nachfolgend kann entweder mit einem von mehreren Verfahren, die üblicherweise in der Industrie verwendet werden (z. B. mit der optischen oder Röntgenstrahlmikrolithographie), durch eine Maske oder ohne Verwendung einer Maske (z. B. Elektronenstrahl- oder Ionenstrahllithographie) eine Belichtung ausgeführt werden. Daraufhin können ein nasser oder trockener Entwicklungsprozeß und ein nachfolgender verfestigender Nachglühprozeß ausgeführt werden, wobei das Muster, typischerweise mit einem Plasmaätzprozeß, auf den darunterliegenden Bereich übertragen wird. Schließlich wird der Photoresist unter Verwendung eines Plasma- und/oder Naßabstreifprozesses entfernt.
  • 2 zeigt ein Beispiel der Musterung eines Polysilicium-Gates für eine IG-FET-Vorrichtung mit dem Prozeßablauf aus 1. 2a zeigt einen Querschnitt des Halbleiter-Wafers 10 zu Beginn des Prozesses mit einem Feldoxid 14, einem zuvor gewachsenen (oder abgelagerten) Gate-Dielektrikum 16 und einer verarbeitbaren Polysiliciumlage 18, die beispielsweise durch Gasphasenabscheidung nach chemischem Verfahren bei niedrigem Druck (LPCVD) auf dem Feldoxid 14 und auf dem Gate-Dielektrikum 16 abgelagert worden sind. Wie in 2b gezeigt ist, wird zunächst die Photoresistlage 22 mittels Rotation aufgetragen. Daraufhin kann der Wafer mit der Sperrlage auf der Maske 24 (2b) maskiert (wobei die Maske selbst nicht gezeigt ist) und beaufschlagt werden. Es wird entweder ein positiver oder ein negativer Photoresist verwendet: Gezeigt ist ein positiver Photoresist, bei dem die mit dem Licht beaufschlagten Bereiche später entfernt werden. In 2c ist die Struktur nach der Entwicklung gezeigt, wobei die beaufschlagten Bereiche der Photoresistlage 22 entfernt sind. Wie in 2d gezeigt ist, werden daraufhin das Nachglühen und die Musterübertragung oder das Plasmaätzen ausgeführt, wobei der beaufschlagte Bereich der Polysiliciumlage 18 entfernt wird. Daraufhin kann die gemusterte Photoresistlage 22 abgestreift oder verascht werden, so daß die in 2e gezeigte Struktur belassen wird.
  • In 3 ist ein Ablaufplan der Prozeßschritte in der Erfindung, dem rein trockenen Mikrolithographieprozeß, gezeigt. Die Wirkung dieser Prozeßschritte auf eine Halbleitervorrichtung wie etwa auf einen IGFET ist in der Querschnitts ansicht in 4 gezeigt. Dieser Prozeß kann zur Musterausbildung in Halbleitervorrichtungs-Herstellungsprozeßabläufen zum gemusterten Ätzen, Dotieren, zur wahlweisen Ablagerung und für andere Anwendungen ausgeführt werden.
  • In 4 ist eine typische rein trockene Mikrolithographiemustererzeugung gezeigt, die auf dieser Erfindung beruht. Wie im Stand der Technik zeigt 4a einen Querschnitt des Halbleiter-Wafers 10 zu Beginn des Prozesses mit dem Feldoxid 14, einem zuvor gewachsenen Gate-Dielektrikum 16 und einer verarbeitbaren Lage (z. B. einer Polysiliciumlage) 18, die beispielsweise durch einen LPCVD-Prozeß auf dem Feldoxid 14 und auf dem Gate-Dielektrikum 16 abgelagert ist. Zunächst wird auf der Polysiliciumlage 18 mit einem PECVD-Prozeß (plasmaverstärkten Gasphasenabscheidungsprozeß nach chemischem Verfahren) eine dünne fluorierte Lage 30, beispielsweise 10–100 nm (100 bis 1000 Å), aus fluoriertem amorphem oder polykristallinem Silicium, fluoriertem amorphem Silicium-Germanium oder iluoriertem polykristallinem Silicium-Germanium auf der Polysiliciumlage 18 abgelagert (4b). Diesem Ablagerungsprozeß kann mit PECVD bei einer Substrattemperatw von weniger als 400°C ausgeführt werden. Außerdem kann die fluorierte Lage dwch einen reaktiven Zerstäubungsprozeß oder durch einen Halbleiterlagen-Ablagerungsprozeß, auf den eine Fluorionenimplantation folgt, abgelagert werden. Die fluorierte Lage 30 dient in dieser Erfindung als lichtempfindliches Material, welches das herkömmliche rotationsbeschichtete Photoresistmaterial ersetzt.
  • Nachfolgend wird der Wafer 10 und insbesondere die fluorierte Lage 30 durch eine Maske mit einer energetischen Strahlung, vorzugsweise einer optischen DUV-Beaufschlagung (optischen Beaufschlagung im fernen Ultraviolett), beaufschlagt (4c). Die energetische Strahlung bricht die Bindungen zwischen dem Silicium (oder den Halbleiteratomen) und dem Fluor auf und setzt in den ausgesetzten Bereichen Fluoratome frei. Das Aufbrechen der Silicium- und Fluorbindungen durch DLTV-Photonen (z. B. DUV-Strahlung mit 193 nm) ist in der Forschungsarbeit über Halbleiteroberflächenreinigung gut dokumentiert. Einige Siliciumoberflächen-Reinigungsprozesse wie etwa die HF-Dampfreinigung können (wegen der Si-F-Bindungen) zur teilweisen Passivierung der Siliciumoberfläche mit Fluor führen. Für einige Halbleiterherstellungsprozesse wie etwa für die Siliciumepitaxie ist es aber wünschenswert; eine wasserstoff-passivierte Oberfläche ohneirgendeine Fluorpassivierung herzustellen. Somit ist gezeigt worden, daß die DUV-Blitzbelichtung wirksam für das Ausbrechen der Si-F-Bindungen für die Siliciumoberflächenvorbereitung vor der Siliciumepitaxie ist. Die vorliegende Erfindung verwendet die Erscheinung des DUV-gestützten Ausbrechens der Si-F-Bindung, um die Musterübertragung von einer Maske auf die fluorierte Lage zu ermöglichen.
  • Nachfolgend kann ein thermischer Niedertemperatur-Glühschritt (im Bereich von 250°C bis 800°C, typischerweise 400°C) ausgeführt werden, in dem die freigesetzten Fluorarten aus den beaufschlagten Bereichen der lichtempfindlichen Lage 30 ausdiffundiert werden (4d), so daß die nicht beaufschlagten Bereiche der fluorierten Lage 31 belassen werden. Dieser thermische Glühschritt ist optional: Wenn er verwendet wird, kann er entweder gleichzeitig mit dem Lithographiebelichtungsschritt oder in einem getrennten Schritt ausgeführt werden. Wenn der Belichtungs- und der Glühschritt kombiniert werden, wird der Wafer 10 erwärmt, während er belichtet wird. Da die Si-F-Bindungen für Temperaturen unter 850°C nicht thermisch aufgebrochen werden, beeinflußt dieser thermische Niedertemperatur-Glühschritt die Si-F-Bindungen in den nicht beaufschlagten Bereichen nicht.
  • Der nächste Schritt umfaßt die Ausführung eines Oxidationsprozesses, vorzugsweise bei weniger als 800°C, jedoch mehr als 100°C (typischerweise bei 350°C bis 450°C) unter Verwendung plasmaverstärkter oder lichtverstärkter Oxidation (4e). Es ist wohlbekannt, daß die Anwesenheit von Fluor zu einer wesentlichen Verstärkung der Siliciumoxidationsrate führt. Somit führt dieser Prozeßschritt auf den nicht beaufschlagten fluorierten Bereichen 31 wegen der katalytischen Wirkungen des Fluors zum Wachstum einer Oxidlage mit einem dickeren Bereich 34, während er auf den beaufschlagten Bereichen zu einem dün neren Bereich 32 führt. Der dickere Bereich 34 ist typischerweise wenigstens 50% dicker als der dünnere Bereich 32.
  • Nachfolgend wird ein zeitlich gesteuertes Plasmaoxidätzen ausgeführt (4), um die dünneren Oxidbereiche 32 vollständig von den beaufschlagten Bereichen der fluorierten Lage 30 zu entfernen. Ein Teil des dickeren Bereichs der Oxidlage 34 wird (wegen eines großen Oxiddickenunterschieds zwischen den beaufschlagten und den nicht beaufsehlagten Bereichen) belassen und bildet auf dem Halbleiter-Wafer ein Oxidhartmaskenmuster.
  • Der nächste Schritt umfaßt die Ausführung eines selektiven anisotropen Siliciumätzens (Fig. 4g) zum Übertragen des Musters auf die fluorierte Lage 30. Die verbleibenden (dickeren) Bereiche der Oxidlage 34 über den ursprünglichen fluorierten Bereichen wirken als Hartmaske, die das Ätzen in den nicht beaufschlagten Bereichen verhindert. In dem gezeigten Beispiel wird der selektive anisotrope Siliciumätzprozeßschritt, der für die Musterübertragung von der gemusterten Oxidhartmaske auf die ursprünglichen fluorierten Bereiche verwendet wird, auch für die Polysilicium-Gate-Bildung verwendet.
  • Schließlich werden die nachfolgenden Prozeßschritte (z. B. die Plasmaentfernung der gemusterten Maske) wie gefordert ausgeführt, um den Lithographieprozeß abzuschließen und die in 4h gezeigten Ergebnisse zu erreichen. In dein hier gezeigten Gate-Musterungsbeispiel ist die Entfernung der gemusterten Hartmaske (der dickeren Bereiche der Oxidlage 34 und der nicht beaufschlagten Bereiche der fluorierten Lage 31) vor den nachfolgenden Vorrichtungsherstellungsschritten wie etwa der Ausbildung von Seitenwandabstandshaltern und der Dotierung des Source/Drain-Übergangs optional. Falls dieses Lithographieverfahren für eine Bemusterungs-Ionenimplantation ausgeführt wird, braucht kein Ätzen ausgeführt zu werden. In einigen Fällen kann das Plasmaätzen zur Musterübertragung auch zur In-situ-Entfernung der Hartmaske verwendet werden, was einen Prozeßschritt beseitigt.
  • Während oben die bevorzugten Ausführungsformen beschrieben worden sind, können für verschiedene Prozesse alternative Verfahren verwendet werden. Beispielsweise kann die fluorierte Lage 30 auch durch andere Verfahren als die LPCVD wie etwa durch die PVD (Gasphasenabscheidung nach physikalischem Verfahren), durch die PECVD (plasmaverstärkte Gasphasenabscheidung nach chemischem Verfahren oder durch andere Ablagerungsmittel abgelagert werden. Der in 4c gezeigte Belichtungsschritt kann unter Verwendung anderer Arten eines energetischen Teilchenstrahls wie etwa Röntgenstrahlen, Elektronenstrahlen oder Ionenstrahlen ausgeführt werden, von denen einige eine Maske erfordern (Röntgenstrahlen, Lithographie) während andere keine erfordern (Elektronenstrahl- oder Ionenstrahllithographie).
  • Es gibt viele Vorteile für die Erfindung der rein trockenen Mikrolithographie, wobei ein sehr wichtiger die Fähigkeit ist, ein vollständig integriertes ClusterWerkzeug für die Mikrolithographie zu besitzen. Dies ermöglicht, mehrere Prozesse an einer Geräteplattform in einer gesteuerten Umgebung mit sehr wenig Wafer-Handhabung und Aussetzen der Atmosphäre und Photoresistverunreinigungen auszuführen, was somit die Herstellungsausbeuten erhöht und die gesamte Herstellungszykluszeit verbessert.
  • Außerdem ist das Verfahren der Erfindung der rein trockenen Mikrolithographie kompatibel mit bestehenden und zukünftigen optischen DUV-Steppern (optischen Steppern im fernen Ultraviolett) sowie mit Röntgenstrahllithographie-Werkzeugen. Die vorliegende Erfindung kann leicht unter Verwendung einer integrierten Unterdruck-Cluster-Werkzeug-Gerätetechnologie realisiert werden.
  • Ein weiterer Vorteil der Erfindung ist die Fähigkeit, die lichtempfindliche Lage (die fluorierte Lage 30) bei verringerten Temperaturen abzulagern, was ermöglicht, diesen Lithographieprozeß praktisch überall in dem Halbleiterherstellungsprozeß, einschließlich beim "Back-End" für Mehrlagenverdrahtungen, zu verwenden. Die Prozeßtemperatur ist niedrig genug, damit die Ablagerung der lichtempfindlichen Lage und die Plasmaoxidation mit der Aluminiummetallisierung kompatibel sind.
  • Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Beseitigung der Verarbeitung mit organischem Photoresist und der metallischen und organischen Verunreinigung im Zusammenhang mit den bestehenden Photoresistmaterialien. Somit beseitigt die Erfindung die Notwendigkeit der Halbleiter-Wafer-Reinigung zum Entfernen der restlichen durch Photoresist erzeugten Verunreinigungen.

Claims (18)

  1. Lithographieverfahren, das die folgenden Schritte umfaßt: Bereitstellen eines Halbleiter-Wafers (10), der eine erste Lage (18) besitzt; Ablagern einer zweiten Lage (30) aus einem fluorierten Halbleitermaterial auf der Lage (18); Beaufschlagen von Teilen der zweiten Lage (30) mit Strahlungsenergie, wobei die Strahlungsenergie die Bindungen zwischen dem Halbleitermaterial und Fluor aufbricht, wodurch Fluoratome in den beaufschlagten Teilen freigesetzt werden, Ausdiffundieren der freigesetzten Fluoratome aus den beaufschlagten Teilen; Oxidieren der zweiten Lage (30) nach dem Ausdiffundierungsschritt, wodurch auf den nicht beaufschlagten Teilen der zweiten Lage (30) ein erster Oxidbereich (34) und auf den beaufschlagten Teilen ein zweiter Oxidbereich (32) gebildet wird, wobei das Oxid in dem zweiten Bereich (32) dünner als das Oxid in dem ersten Bereich (34) ist; Ätzen der Oxidschicht (32, 34), um das Oxid in den zweiten Bereichen (32) zu entfernen; während das Oxid in den ersten Bereichen (34) belassen wird, wobei das Oxid in dem ersten Bereich (34) eine Oxidmaske ergibt.
  2. Verfahren nach Anspruch 1, das ferner das Bereitstellen der zweiten Lage (3Q), die Silicium enthält, umfaßt.
  3. Verfahren nach Anspruch 1 oder Anspruch 2, das ferner das Bereitstellen der zweiten Lage (30), die Germanium enthält, umfaßt.
  4. Verfahren nach Anspruch 1, das ferner ein Oxidieren umfaßt, um ein Oxid zu bilden, das Siliciumdioxid enthält.
  5. Verfahren nach den Ansprüchen 1 bis 4, bei dem der Ausdiffundierungsschritt durch einen Glühschritt nach der Beaufschlagung der zweiten Lage (30) mit Strahlungsenergie ausgeführt wird.
  6. Verfahren nach den Ansprüchen 1 bis 4, bei dem der Ausdiffundierungsschritt durch Glühen des Wafers während der Beaufschlagung der zweiten Lage (30) mit Strahlungsenergie ausgeführt wird.
  7. Verfahren nach den Ansprüchen 1 bis 6, bei dem die zweite Lage (30) mit Stahlungsenergie, die von einem Lithographie-Belichtungswerkzeug im fernen Ultraviolett ausgesendet wird, beaufschlagt wird.
  8. Verfahren nach den Ansprüchen 1 bis 6, das ferner das Beaufschlagen der zweiten Lage (30) mit Strahlungsenergie, die von einem Röntgenstrahlen-Lithographiebelichtungswerkzeug ausgesendet wird, umfaßt.
  9. Verfahren nach den Ansprüchen 5 bis 8, bei dem der Glühschritt bei einer Temperatur von weniger als 800°C erfolgt.
  10. Verfahren nach den Ansprüchen 1 bis 9, das ferner den Schritt des Maskierens des Wafers nach dem Schritt des Ablagerns der zweiten Lage (30), jedoch vor dem Beaufschlagungsschritt, umfaßt.
  11. Verfahren nach den Ansprüchen 1 bis 10 und bei dem ein Schritt des Ätzens der zweiten Lage (30) die erste Lage (18) in den Bereichen des dünneren Oxids freilegt.
  12. Verfahren nach den Ansprüchen 1 bis 11, das ferner den Schritt des Ausführens eines Bemusterungsfertigungsprozesses auf den beaufschlagten Bereichen der ersten Lage (18) umfaßt, wobei die Bereiche der zweiten Lage (30), die mit der Oxidmaske bedeckt sind, durch den Bemusterungsfertigungsprozeß nicht beeinflußt werden.
  13. Verfahren nach Anspruch 12, das ferner den Schritt des Entfernens der Oxidmaske nach der Ausführung eines Bemusterungsfertigungsprozeß-Schrittes umfaßt.
  14. Verfahren nach Anspruch 13, das ferner den Schritt des Entfernens der nicht beaufschlagten Bereiche der zweiten Lage (30) nach der Entfernung der Oxidmaske umfaßt.
  15. Verfahren nach den Ansprüchen 12 bis 14, bei dem der Bemusterungsfertigungsprozeß einen Ionenimplantationsprozeß umfaßt.
  16. Verfahren nach den Ansprüchen 12 bis 14, bei dem der Bemusterungsfertigungsprozeß einen Ätzprozeß umfaßt.
  17. Verfahren nach den Ansprüchen 1 bis 16, bei dem jeder ausgeführte Prozeßschritt trocken ist.
  18. Verfahren nach den Ansprüchen 1 bis 17, bei dem jeder Schritt in einem integrierten Cluster-Werkzeug ausgeführt wird.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5756154A (en) * 1996-01-05 1998-05-26 Motorola, Inc. Masking methods during semiconductor device fabrication
US5830801A (en) * 1997-01-02 1998-11-03 Motorola, Inc. Resistless methods of gate formation in MOS devices
US6417569B1 (en) 1997-12-11 2002-07-09 Taiwan Semiconductor Manufacturing Company Fluorine-doped silicate glass hard mask to improve metal line etching profile
US5962346A (en) * 1997-12-29 1999-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fluorine-doped silicate glass hard mask to improve metal line etching profile
US5985759A (en) 1998-02-24 1999-11-16 Applied Materials, Inc. Oxygen enhancement of ion metal plasma (IMP) sputter deposited barrier layers
US6093659A (en) * 1998-03-25 2000-07-25 Texas Instruments Incorporated Selective area halogen doping to achieve dual gate oxide thickness on a wafer
US6019906A (en) * 1998-05-29 2000-02-01 Taiwan Semiconductor Manufacturing Company Hard masking method for forming patterned oxygen containing plasma etchable layer
US6492276B1 (en) 1998-05-29 2002-12-10 Taiwan Semiconductor Manufacturing Company Hard masking method for forming residue free oxygen containing plasma etched layer
US6007733A (en) * 1998-05-29 1999-12-28 Taiwan Semiconductor Manufacturing Company Hard masking method for forming oxygen containing plasma etchable layer
US6326300B1 (en) 1998-09-21 2001-12-04 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method
US6784115B1 (en) 1998-12-18 2004-08-31 Mosel Vitelic, Inc. Method of simultaneously implementing differential gate oxide thickness using fluorine bearing impurities
US6287961B1 (en) 1999-01-04 2001-09-11 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
US6376149B2 (en) 1999-05-26 2002-04-23 Yale University Methods and compositions for imaging acids in chemically amplified photoresists using pH-dependent fluorophores
AU2001247687A1 (en) * 2000-03-30 2001-10-15 Tokyo Electron Limited Dry silylation plasma etch process
EP1305824A4 (de) * 2000-06-06 2007-07-25 Univ Fraser Simon Verfahren zur herstellung elektronischer materialien
US6497993B1 (en) 2000-07-11 2002-12-24 Taiwan Semiconductor Manufacturing Company In situ dry etching procedure to form a borderless contact hole
US6551938B1 (en) 2002-01-25 2003-04-22 Taiwon Semiconductor Manufacturing Company N2/H2 chemistry for dry development in top surface imaging technology
KR100523839B1 (ko) * 2002-10-07 2005-10-27 한국전자통신연구원 건식 리소그라피 방법 및 이를 이용한 게이트 패턴 형성방법
US6720256B1 (en) 2002-12-04 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of dual damascene patterning
US8470190B2 (en) * 2007-07-18 2013-06-25 Stmicroelectronics S.A. Method for processing portions of walls of an opening formed in a silicon substrate
KR20120133652A (ko) * 2011-05-31 2012-12-11 삼성전자주식회사 반도체 소자의 제조 방법
EP3719576A1 (de) * 2019-04-04 2020-10-07 IMEC vzw Photolack-freie strukturierungsmaske

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0051534B1 (de) * 1980-10-29 1986-05-14 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Selbstjustierendes Verfahren zur Herstellung integrierter Stromkreisstrukturen unter Verwendung unterschiedlicher Oxydationsraten
JPS57157248A (en) * 1981-03-23 1982-09-28 Nec Corp Preparation of optical exposure mask
WO1983004269A1 (en) * 1982-06-01 1983-12-08 Massachusetts Institute Of Technology Maskless growth of patterned films
US4605566A (en) * 1983-08-22 1986-08-12 Nec Corporation Method for forming thin films by absorption
US4595601A (en) * 1984-05-25 1986-06-17 Kabushiki Kaisha Toshiba Method of selectively forming an insulation layer
US4543270A (en) * 1984-06-20 1985-09-24 Gould Inc. Method for depositing a micron-size metallic film on a transparent substrate utilizing a visible laser
US4624736A (en) * 1984-07-24 1986-11-25 The United States Of America As Represented By The United States Department Of Energy Laser/plasma chemical processing of substrates
JPH0642456B2 (ja) * 1984-11-21 1994-06-01 株式会社日立製作所 表面光処理方法
US4810601A (en) * 1984-12-07 1989-03-07 International Business Machines Corporation Top imaged resists
US4578155A (en) * 1985-03-19 1986-03-25 Halliwell Michael J Laser induced deposition on polymeric substrates
US4612085A (en) * 1985-04-10 1986-09-16 Texas Instruments Incorporated Photochemical patterning
JPS6276521A (ja) * 1985-09-27 1987-04-08 Nec Corp 電子ビ−ムエツチング方法
JPH0778629B2 (ja) * 1986-12-19 1995-08-23 ミノルタ株式会社 ポジ型レジスト膜及びそのレジストパターンの形成方法
US4748134A (en) * 1987-05-26 1988-05-31 Motorola, Inc. Isolation process for semiconductor devices
US5037720A (en) * 1987-07-21 1991-08-06 Hoechst Celanese Corporation Hydroxylated aromatic polyamide polymer containing bound naphthoquinone diazide photosensitizer, method of making and use
US4834834A (en) * 1987-11-20 1989-05-30 Massachusetts Institute Of Technology Laser photochemical etching using surface halogenation
US5055550A (en) * 1987-11-24 1991-10-08 Hoechst Celanese Corp. Polymers prepared from 4,4'-bis(2-[3,4(dicarboxyphenyl)hexafluoroisopropyl] diphenyl ether dianhydride
EP0334109B1 (de) * 1988-03-24 1993-06-02 Siemens Aktiengesellschaft Verfahren und Vorrichtung zum Herstellen von aus amorphen Silizium-Germanium-Legierungen bestehenden Halbleiterschichten nach der Glimmentladungstechnik, insbesondere für Solarzellen
US4945065A (en) * 1988-06-02 1990-07-31 Mobil Solar Energy Corporation Method of passivating crystalline substrates
US4882008A (en) * 1988-07-08 1989-11-21 Texas Instruments Incorporated Dry development of photoresist
US5041361A (en) * 1988-08-08 1991-08-20 Midwest Research Institute Oxygen ion-beam microlithography
US4978594A (en) * 1988-10-17 1990-12-18 International Business Machines Corporation Fluorine-containing base layer for multi-layer resist processes
JPH0712015B2 (ja) * 1988-11-18 1995-02-08 新技術事業団 シリコン固体表面へのパターン形成法
US5098866A (en) * 1988-12-27 1992-03-24 Texas Instruments Incorporated Method for reducing hot-electron-induced degradation of device characteristics
US4994140A (en) * 1989-01-10 1991-02-19 Optoelectronics Technology Research Corporation Method capable of forming a fine pattern without crystal defects
JPH0793285B2 (ja) * 1989-01-17 1995-10-09 光技術研究開発株式会社 化合物半導体の加工方法
US4935377A (en) * 1989-08-01 1990-06-19 Watkins Johnson Company Method of fabricating microwave FET having gate with submicron length
US5015323A (en) * 1989-10-10 1991-05-14 The United States Of America As Represented By The Secretary Of Commerce Multi-tipped field-emission tool for nanostructure fabrication
DE3942472A1 (de) * 1989-12-22 1991-06-27 Asea Brown Boveri Beschichtungsverfahren
US5223445A (en) * 1990-05-30 1993-06-29 Matsushita Electric Industrial Co., Ltd. Large angle ion implantation method
JPH0437129A (ja) * 1990-06-01 1992-02-07 Fujitsu Ltd エッチング方法及びエッチング装置
EP0470784A3 (en) * 1990-08-10 1993-03-03 Motorola Inc. Method for selectively depositing a thin film
US5316895A (en) * 1990-10-31 1994-05-31 Texas Instruments Incorporated Photolithographic method using non-photoactive resins
US5106770A (en) * 1990-11-16 1992-04-21 Gte Laboratories Incorporated Method of manufacturing semiconductor devices
US5312716A (en) * 1991-06-06 1994-05-17 Asahi Glass Company Ltd. Process for producing a semiconductor
US5358894A (en) * 1992-02-06 1994-10-25 Micron Technology, Inc. Oxidation enhancement in narrow masked field regions of a semiconductor wafer

Also Published As

Publication number Publication date
EP0686999A2 (de) 1995-12-13
DE69531472D1 (de) 2003-09-18
JPH08179519A (ja) 1996-07-12
US5700628A (en) 1997-12-23
KR100375908B1 (ko) 2003-04-08
KR950034481A (ko) 1995-12-28
EP0686999A3 (de) 1997-08-20
US5460693A (en) 1995-10-24
EP0686999B1 (de) 2003-08-13
TW368758B (en) 1999-09-01
JP3393958B2 (ja) 2003-04-07

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