JPH08137578A - 活線挿抜方式 - Google Patents
活線挿抜方式Info
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- JPH08137578A JPH08137578A JP6276248A JP27624894A JPH08137578A JP H08137578 A JPH08137578 A JP H08137578A JP 6276248 A JP6276248 A JP 6276248A JP 27624894 A JP27624894 A JP 27624894A JP H08137578 A JPH08137578 A JP H08137578A
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- JP
- Japan
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- electronic circuit
- circuit board
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- board
- flop
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Abstract
態で、電子回路板を交換する作業において、 (1)電子回路板を低消費電流状態のもとで挿抜する手
段の提供。 (2)該電子回路板内CMOSのラッチアップを防止す
る挿抜手段の提供。 (3)該電子回路板の誤動作防止を特徴とする挿抜手段
の提供。 【構成】マザーボード04のフリップフロップ05の出
力はクロック分配回路06のANDゲート6−1、デー
タ制御回路07のANDゲート7−1、バッファ7−2
に接続され、その出力はそれぞれマザーボード04のク
ロック端子、信号端子、リセット端子を通して電子回路
板01のコネクタ03を介し、CMOS回路02に接続
される。
Description
く運用中の状態で、電子回路板を挿抜する方法に関す
る。
脱方式」がありこれを図2に示す。本方式によると、ボ
ード1上に設けたボード交換スイッチ2とクロック分配
回路3によりボード1挿抜時にダイナミック素子4への
クロックの供給を停止させ、低消費電流状態でボード1
を挿抜している。
下の課題がある。
2をボード1上に設けているため、ボード1挿入時には
コネクタ5とマザーボード間の長短長さの違うピンによ
りクロックを供給することを停止している。そのため、
接地端子が電源端子より先にコネクタ5へ確実に勘合し
なければならず、人手で行う挿入作業においては、長短
ピンだけでは、接地端子と電源端子のシーケンスを確実
に保てるとは限らない。また、該電子回路板内の素子破
壊や、回路の誤動作防止については何ら考慮されていな
かった。
板01は、CMOS回路02、コネクタ03などを搭載
したものである。
5、フリップフロップ05の出力に応じて該電子回路板
01内のCMOS回路02へのクロックの供給及び停止
を行うクロック分配回路06、フリップフロップ05の
出力に応じて信号レベルを固定したり、該電子回路板0
1内のCMOS回路02へリセット信号を送るデータ制
御回路07などを搭載したものである。
1抜取り時に、フリップフロップ05の出力をクロック
停止状態にし、クロックの供給を停止し、信号レベルを
固定し、リセット信号を電子回路板01内のCMOS回
路02へ連続的に送り、該電子回路板01を抜き取るよ
うにしている。また電子回路板01の挿入時にフリップ
フロップ05の出力はクロック停止状態になったままな
ので、新しい電子回路板01を挿入する時も、クロック
の供給は停止、信号レベルも固定、リセット信号も電子
回路板01内のCMOS回路02へ連続的に送られ続け
ており、電子回路板01挿入後、該フリップフロップ0
5の出力をクロック供給状態に切り替えるようにしてい
る。
プフロップ05をクロック停止状態にきり変え、低消費
電流状態で、該電子回路板01内のCMOS回路02の
ラッチアップを防止し、該電子回路板01の誤動作を防
止する電子回路板の活線挿抜が可能となる。
する。図において、01は電子回路板、02はCMOS
回路、03はコネクタ、04はマザーボード、05はフ
リップフロップ、06はクロック分配回路、07はデー
タ制御回路、電子回路板01はCMOS回路02とコネ
クタ03を備え、コネクタ03によりマザーボード04
に接続される。マザーボード04は、フリップフロップ
とクロック分配回路06そしてデータ制御回路07より
構成され、クロック分配回路06は、ANDゲート6−
1より構成される。データ制御回路07は、ANDゲー
ト7−1とバッファ7−2より構成される。
配回路06のANDゲート6−1、データ制御回路07
のANDゲート7−1、バッファ7−2に接続され、そ
の出力はそれぞれマザーボード04のクロック端子、信
号端子、リセット端子を通して電子回路板01のコネク
タ03を介し、CMOS回路02に接続される。
動作を行うため、CMOS回路02を動作させたまま電
子回路板01の活線挿抜を行うと、電源電圧の変動が大
きく他の回路を誤動作させる可能性があり、また、通常
複数の電源端子(ピン)にて電流を供給するが、コネク
タ03をマザーボード04に挿入する際に電源ピンが均
等に接触しなかった場合には、1ピンに電流が集中し電
源ピン1ピンの許容電流容量を超えてしまう可能性があ
る。
回路板01をマザーボード04より抜き取るときの動作
を説明する。まず、マザーボード04のフリップフロッ
プ05をサービスプロセッサを通じクロック停止状態
(High)に設定する。フリップフロップ05の出力
はクロック分配回路06のANDゲート6−1へ入りク
ロック分配回路06はクロックの供給を停止する。ま
た、フリップフロップの出力は、データ制御回路07の
ANDゲート7−1とバッファ7−2に入り、信号端子
の信号レベルを固定し、リセット端子からは、リセット
信号が連続的に送りだされる。電子回路板01のCMO
S回路02は、低消費電力状態となり、またコネクタ0
3がマザーボード04より完全に離れるまでリセットさ
れるため、電子回路板01のCMOS回路02を誤動作
防止し、且つCMOS回路02の素子破壊を防止する電
子回路板01の抜取りが可能となる。
ザーボード04へ挿入するときの動作を説明する。フリ
ップフロップ05をHighに設定する。(または、電
子回路板01を抜き取ったあとならば、フリップフロッ
プ05の出力は、Highになっている。)マザーボー
ド04のクロック端子は、クロック停止状態になり、信
号端子は信号レベルを固定され、リセット端子からはリ
セット信号が連続的に送られる状態になる。電子回路板
01のコネクタ03をマザーボード04に挿入し、サー
ビスプロセッサを通じ、フリップフロップ05の出力を
クロック供給状態(Low)に設定する。フリップフロ
ップ05の出力は、それぞれクロック分配回路06のA
NDゲート6−1、データ制御回路07のANDゲート
7−1、バッファ7−2へ入力され、クロック分配回路
06はクロックを電子回路板01のCMOS回路02に
供給し、データ制御回路07は、信号レベルを通常に戻
し、リセット信号も解除し、電子回路板01のCMOS
回路02を正常動作させることが可能となる。
ザーボード04上のフリップフロップ05を操作するこ
とにより電子回路板01を低消費電力状態にし、信号レ
ベルを固定し、リセット信号を連続的に送り電子回路板
01を挿抜したり、正常動作状態に切り替えたりするこ
とが可能となる。
板活線挿抜中に発生する、コネクタ03のいずれかの端
子に過大電流を流すことなく、また電源電圧の擾乱を緩
和し、電子回路板01の誤動作防止、CMOSのラッチ
アップを防止可能にしながら該電子回路板01を確実に
挿抜できる。
…コネクタ、04…マザーボード、 05…フリップフ
ロップ、06…クロック分配回路、 6−1…ANDゲ
ート、07…データ制御回路、 7−1…ANDゲー
ト、 7−2…バッファ。
Claims (4)
- 【請求項1】マザーボードおよび該マザーボードとコネ
クタを介して信号接続し、かつ給電を受けて動作する電
子回路板からなり、該マザーボード上に該電子回路板へ
のクロック供給を停止する手段を備え、電子回路板をマ
ザーボードに挿抜する場合に、あらかじめ電子回路板へ
のクロック供給を停止することを特徴とする活線挿抜方
式。 - 【請求項2】請求項1記載の活線挿抜方式であり、マザ
ーボード上にフリップフロップを設け、サービスプロセ
ッサからの指示で該フリップフロップをセットおよびリ
セットすることによってクロック供給停止手段を制御す
ることを特徴とする活線挿抜方式。 - 【請求項3】請求項2記載のフリップフロップを操作す
ることにより該電子回路板とマザーボードの信号レベル
を固定する手段を備え、該電子回路板の挿抜作業が完全
に終わるまでの間該電子回路板とマザーボードの信号レ
ベルを固定し、該電子回路板内CMOSのラッチアップ
を防止することを特徴とする活線挿抜方式。 - 【請求項4】請求項2記載のフリップフロップを操作す
ることによりマザーボードより該電子回路板へリセット
信号を連続的に送る手段を備え、該電子回路板の挿抜作
業が完全に終わるまでの間マザーボードより該電子回路
板へリセット信号を連続的に送り、該電子回路板の誤動
作防止を特徴とする活線挿抜方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27624894A JP3269291B2 (ja) | 1994-11-10 | 1994-11-10 | 活線挿抜方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27624894A JP3269291B2 (ja) | 1994-11-10 | 1994-11-10 | 活線挿抜方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08137578A true JPH08137578A (ja) | 1996-05-31 |
JP3269291B2 JP3269291B2 (ja) | 2002-03-25 |
Family
ID=17566779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27624894A Expired - Lifetime JP3269291B2 (ja) | 1994-11-10 | 1994-11-10 | 活線挿抜方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3269291B2 (ja) |
-
1994
- 1994-11-10 JP JP27624894A patent/JP3269291B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP3269291B2 (ja) | 2002-03-25 |
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