JP3269291B2 - 活線挿抜方式 - Google Patents
活線挿抜方式Info
- Publication number
- JP3269291B2 JP3269291B2 JP27624894A JP27624894A JP3269291B2 JP 3269291 B2 JP3269291 B2 JP 3269291B2 JP 27624894 A JP27624894 A JP 27624894A JP 27624894 A JP27624894 A JP 27624894A JP 3269291 B2 JP3269291 B2 JP 3269291B2
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- JP
- Japan
- Prior art keywords
- circuit board
- electronic circuit
- motherboard
- flip
- clock
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Description
【０００１】
【産業上の利用分野】本発明は、装置を停止することな
く運用中の状態で、電子回路板を挿抜する方法に関す
る。
く運用中の状態で、電子回路板を挿抜する方法に関す
る。
【０００２】
活線挿抜時のクロック停止方式 公知例として、特開平２−１３９６１０号公報「活性着
脱方式」がありこれを図２に示す。本方式によると、ボ
ード１上に設けたボード交換スイッチ２とクロック分配
回路３によりボード１挿抜時にダイナミック素子４への
クロックの供給を停止させ、低消費電流状態でボード１
を挿抜している。
脱方式」がありこれを図２に示す。本方式によると、ボ
ード１上に設けたボード交換スイッチ２とクロック分配
回路３によりボード１挿抜時にダイナミック素子４への
クロックの供給を停止させ、低消費電流状態でボード１
を挿抜している。
【０００３】
【発明が解決しようとする課題】上記従来技術では、以
下の課題がある。
下の課題がある。
【０００４】クロック分配回路３とボード交換スイッチ
２をボード１上に設けているため、ボード１挿入時には
コネクタ５とマザーボード間の長短長さの違うピンによ
りクロックを供給することを停止している。そのため、
接地端子が電源端子より先にコネクタ５へ確実に勘合し
なければならず、人手で行う挿入作業においては、長短
ピンだけでは、接地端子と電源端子のシーケンスを確実
に保てるとは限らない。また、該電子回路板内の素子破
壊や、回路の誤動作防止については何ら考慮されていな
かった。
２をボード１上に設けているため、ボード１挿入時には
コネクタ５とマザーボード間の長短長さの違うピンによ
りクロックを供給することを停止している。そのため、
接地端子が電源端子より先にコネクタ５へ確実に勘合し
なければならず、人手で行う挿入作業においては、長短
ピンだけでは、接地端子と電源端子のシーケンスを確実
に保てるとは限らない。また、該電子回路板内の素子破
壊や、回路の誤動作防止については何ら考慮されていな
かった。
【０００５】
【課題を解決するための手段】図１において、電子回路
板０１は、ＣＭＯＳ回路０２、コネクタ０３などを搭載
したものである。
板０１は、ＣＭＯＳ回路０２、コネクタ０３などを搭載
したものである。
【０００６】マザーボード０４は、フリップフロップ０
５、フリップフロップ０５の出力に応じて該電子回路板
０１内のＣＭＯＳ回路０２へのクロックの供給及び停止
を行うクロック分配回路０６、フリップフロップ０５の
出力に応じて信号レベルを固定したり、該電子回路板０
１内のＣＭＯＳ回路０２へリセット信号を送るデータ制
御回路０７などを搭載したものである。
５、フリップフロップ０５の出力に応じて該電子回路板
０１内のＣＭＯＳ回路０２へのクロックの供給及び停止
を行うクロック分配回路０６、フリップフロップ０５の
出力に応じて信号レベルを固定したり、該電子回路板０
１内のＣＭＯＳ回路０２へリセット信号を送るデータ制
御回路０７などを搭載したものである。
【０００７】
【作用】本発明は、図１に示すように、該電子回路板０
１抜取り時に、フリップフロップ０５の出力をクロック
停止状態にし、クロックの供給を停止し、信号レベルを
固定し、リセット信号を電子回路板０１内のＣＭＯＳ回
路０２へ連続的に送り、該電子回路板０１を抜き取るよ
うにしている。また電子回路板０１の挿入時にフリップ
フロップ０５の出力はクロック停止状態になったままな
ので、新しい電子回路板０１を挿入する時も、クロック
の供給は停止、信号レベルも固定、リセット信号も電子
回路板０１内のＣＭＯＳ回路０２へ連続的に送られ続け
ており、電子回路板０１挿入後、該フリップフロップ０
５の出力をクロック供給状態に切り替えるようにしてい
る。
１抜取り時に、フリップフロップ０５の出力をクロック
停止状態にし、クロックの供給を停止し、信号レベルを
固定し、リセット信号を電子回路板０１内のＣＭＯＳ回
路０２へ連続的に送り、該電子回路板０１を抜き取るよ
うにしている。また電子回路板０１の挿入時にフリップ
フロップ０５の出力はクロック停止状態になったままな
ので、新しい電子回路板０１を挿入する時も、クロック
の供給は停止、信号レベルも固定、リセット信号も電子
回路板０１内のＣＭＯＳ回路０２へ連続的に送られ続け
ており、電子回路板０１挿入後、該フリップフロップ０
５の出力をクロック供給状態に切り替えるようにしてい
る。
【０００８】従って、電子回路板０１の挿抜時にフリッ
プフロップ０５をクロック停止状態にきり変え、低消費
電流状態で、該電子回路板０１内のＣＭＯＳ回路０２の
ラッチアップを防止し、該電子回路板０１の誤動作を防
止する電子回路板の活線挿抜が可能となる。
プフロップ０５をクロック停止状態にきり変え、低消費
電流状態で、該電子回路板０１内のＣＭＯＳ回路０２の
ラッチアップを防止し、該電子回路板０１の誤動作を防
止する電子回路板の活線挿抜が可能となる。
【０００９】
【実施例】以下本発明の一実施例を図１に基づいて説明
する。図において、０１は電子回路板、０２はＣＭＯＳ
回路、０３はコネクタ、０４はマザーボード、０５はフ
リップフロップ、０６はクロック分配回路、０７はデー
タ制御回路、電子回路板０１はＣＭＯＳ回路０２とコネ
クタ０３を備え、コネクタ０３によりマザーボード０４
に接続される。マザーボード０４は、フリップフロップ
とクロック分配回路０６そしてデータ制御回路０７より
構成され、クロック分配回路０６は、ＡＮＤゲート６−
１より構成される。データ制御回路０７は、ＡＮＤゲー
ト７−１とバッファ７−２より構成される。
する。図において、０１は電子回路板、０２はＣＭＯＳ
回路、０３はコネクタ、０４はマザーボード、０５はフ
リップフロップ、０６はクロック分配回路、０７はデー
タ制御回路、電子回路板０１はＣＭＯＳ回路０２とコネ
クタ０３を備え、コネクタ０３によりマザーボード０４
に接続される。マザーボード０４は、フリップフロップ
とクロック分配回路０６そしてデータ制御回路０７より
構成され、クロック分配回路０６は、ＡＮＤゲート６−
１より構成される。データ制御回路０７は、ＡＮＤゲー
ト７−１とバッファ７−２より構成される。
【００１０】フリップフロップ０５の出力はクロック分
配回路０６のＡＮＤゲート６−１、データ制御回路０７
のＡＮＤゲート７−１、バッファ７−２に接続され、そ
の出力はそれぞれマザーボード０４のクロック端子、信
号端子、リセット端子を通して電子回路板０１のコネク
タ０３を介し、ＣＭＯＳ回路０２に接続される。
配回路０６のＡＮＤゲート６−１、データ制御回路０７
のＡＮＤゲート７−１、バッファ７−２に接続され、そ
の出力はそれぞれマザーボード０４のクロック端子、信
号端子、リセット端子を通して電子回路板０１のコネク
タ０３を介し、ＣＭＯＳ回路０２に接続される。
【００１１】ＣＭＯＳ回路０２は、クロックに同期して
動作を行うため、ＣＭＯＳ回路０２を動作させたまま電
子回路板０１の活線挿抜を行うと、電源電圧の変動が大
きく他の回路を誤動作させる可能性があり、また、通常
複数の電源端子（ピン）にて電流を供給するが、コネク
タ０３をマザーボード０４に挿入する際に電源ピンが均
等に接触しなかった場合には、１ピンに電流が集中し電
源ピン１ピンの許容電流容量を超えてしまう可能性があ
る。
動作を行うため、ＣＭＯＳ回路０２を動作させたまま電
子回路板０１の活線挿抜を行うと、電源電圧の変動が大
きく他の回路を誤動作させる可能性があり、また、通常
複数の電源端子（ピン）にて電流を供給するが、コネク
タ０３をマザーボード０４に挿入する際に電源ピンが均
等に接触しなかった場合には、１ピンに電流が集中し電
源ピン１ピンの許容電流容量を超えてしまう可能性があ
る。
【００１２】次に動作について説明する。通電中に電子
回路板０１をマザーボード０４より抜き取るときの動作
を説明する。まず、マザーボード０４のフリップフロッ
プ０５をサービスプロセッサを通じクロック停止状態
（Ｈｉｇｈ）に設定する。フリップフロップ０５の出力
はクロック分配回路０６のＡＮＤゲート６−１へ入りク
ロック分配回路０６はクロックの供給を停止する。ま
た、フリップフロップの出力は、データ制御回路０７の
ＡＮＤゲート７−１とバッファ７−２に入り、信号端子
の信号レベルを固定し、リセット端子からは、リセット
信号が連続的に送りだされる。電子回路板０１のＣＭＯ
Ｓ回路０２は、低消費電力状態となり、またコネクタ０
３がマザーボード０４より完全に離れるまでリセットさ
れるため、電子回路板０１のＣＭＯＳ回路０２を誤動作
防止し、且つＣＭＯＳ回路０２の素子破壊を防止する電
子回路板０１の抜取りが可能となる。
回路板０１をマザーボード０４より抜き取るときの動作
を説明する。まず、マザーボード０４のフリップフロッ
プ０５をサービスプロセッサを通じクロック停止状態
（Ｈｉｇｈ）に設定する。フリップフロップ０５の出力
はクロック分配回路０６のＡＮＤゲート６−１へ入りク
ロック分配回路０６はクロックの供給を停止する。ま
た、フリップフロップの出力は、データ制御回路０７の
ＡＮＤゲート７−１とバッファ７−２に入り、信号端子
の信号レベルを固定し、リセット端子からは、リセット
信号が連続的に送りだされる。電子回路板０１のＣＭＯ
Ｓ回路０２は、低消費電力状態となり、またコネクタ０
３がマザーボード０４より完全に離れるまでリセットさ
れるため、電子回路板０１のＣＭＯＳ回路０２を誤動作
防止し、且つＣＭＯＳ回路０２の素子破壊を防止する電
子回路板０１の抜取りが可能となる。
【００１３】次に、通電中に新しい電子回路板０１をマ
ザーボード０４へ挿入するときの動作を説明する。フリ
ップフロップ０５をＨｉｇｈに設定する。（または、電
子回路板０１を抜き取ったあとならば、フリップフロッ
プ０５の出力は、Ｈｉｇｈになっている。）マザーボー
ド０４のクロック端子は、クロック停止状態になり、信
号端子は信号レベルを固定され、リセット端子からはリ
セット信号が連続的に送られる状態になる。電子回路板
０１のコネクタ０３をマザーボード０４に挿入し、サー
ビスプロセッサを通じ、フリップフロップ０５の出力を
クロック供給状態（Ｌｏｗ）に設定する。フリップフロ
ップ０５の出力は、それぞれクロック分配回路０６のＡ
ＮＤゲート６−１、データ制御回路０７のＡＮＤゲート
７−１、バッファ７−２へ入力され、クロック分配回路
０６はクロックを電子回路板０１のＣＭＯＳ回路０２に
供給し、データ制御回路０７は、信号レベルを通常に戻
し、リセット信号も解除し、電子回路板０１のＣＭＯＳ
回路０２を正常動作させることが可能となる。
ザーボード０４へ挿入するときの動作を説明する。フリ
ップフロップ０５をＨｉｇｈに設定する。（または、電
子回路板０１を抜き取ったあとならば、フリップフロッ
プ０５の出力は、Ｈｉｇｈになっている。）マザーボー
ド０４のクロック端子は、クロック停止状態になり、信
号端子は信号レベルを固定され、リセット端子からはリ
セット信号が連続的に送られる状態になる。電子回路板
０１のコネクタ０３をマザーボード０４に挿入し、サー
ビスプロセッサを通じ、フリップフロップ０５の出力を
クロック供給状態（Ｌｏｗ）に設定する。フリップフロ
ップ０５の出力は、それぞれクロック分配回路０６のＡ
ＮＤゲート６−１、データ制御回路０７のＡＮＤゲート
７−１、バッファ７−２へ入力され、クロック分配回路
０６はクロックを電子回路板０１のＣＭＯＳ回路０２に
供給し、データ制御回路０７は、信号レベルを通常に戻
し、リセット信号も解除し、電子回路板０１のＣＭＯＳ
回路０２を正常動作させることが可能となる。
【００１４】以上のようにサービスプロセッサを通じマ
ザーボード０４上のフリップフロップ０５を操作するこ
とにより電子回路板０１を低消費電力状態にし、信号レ
ベルを固定し、リセット信号を連続的に送り電子回路板
０１を挿抜したり、正常動作状態に切り替えたりするこ
とが可能となる。
ザーボード０４上のフリップフロップ０５を操作するこ
とにより電子回路板０１を低消費電力状態にし、信号レ
ベルを固定し、リセット信号を連続的に送り電子回路板
０１を挿抜したり、正常動作状態に切り替えたりするこ
とが可能となる。
【００１５】
【発明の効果】以上のように本発明によると、電子回路
板活線挿抜中に発生する、コネクタ０３のいずれかの端
子に過大電流を流すことなく、また電源電圧の擾乱を緩
和し、電子回路板０１の誤動作防止、ＣＭＯＳのラッチ
アップを防止可能にしながら該電子回路板０１を確実に
挿抜できる。
板活線挿抜中に発生する、コネクタ０３のいずれかの端
子に過大電流を流すことなく、また電源電圧の擾乱を緩
和し、電子回路板０１の誤動作防止、ＣＭＯＳのラッチ
アップを防止可能にしながら該電子回路板０１を確実に
挿抜できる。
【図１】本発明の一実施例を示した構成図である。
【図２】従来例を示した構成図である。
０１…電子回路板、 ０２…ＣＭＯＳ回路、 ０３
…コネクタ、０４…マザーボード、 ０５…フリップフ
ロップ、０６…クロック分配回路、 ６−１…ＡＮＤゲ
ート、０７…データ制御回路、 ７−１…ＡＮＤゲー
ト、 ７−２…バッファ。
…コネクタ、０４…マザーボード、 ０５…フリップフ
ロップ、０６…クロック分配回路、 ６−１…ＡＮＤゲ
ート、０７…データ制御回路、 ７−１…ＡＮＤゲー
ト、 ７−２…バッファ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−227658（ＪＰ，Ａ) 特開 昭58−129537（ＪＰ，Ａ) 特開 平４−344911（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/18 G06F 3/00
Claims (4)
- 【請求項１】マザーボードおよび該マザーボードとコネ
クタを介して信号接続し、該マザーボードからクロック
の供給を受けかつ給電を受けて動作するＣＭＯＳ回路を
搭載した電子回路板からなり、該マザーボード上に該電
子回路板に搭載したＣＭＯＳ回路へのクロック供給を停
止する手段を備え、該電子回路板をマザーボードに挿抜
する際に、あらかじめ該電子回路板へのクロック供給を
停止することを特徴とする活線挿抜方式。 - 【請求項２】請求項１記載の活線挿抜方式であり、マザ
ーボード上にフリップフロップを設け、サービスプロセ
ッサからの指示で該フリップフロップをセットおよびリ
セットすることによってクロック供給停止手段を制御す
ることを特徴とする活線挿抜方式。 - 【請求項３】請求項２記載のフリップフロップを操作す
ることにより該電子回路板とマザーボードの信号レベル
を固定する手段を備え、該電子回路板の挿抜作業が完全
に終わるまでの間該電子回路板とマザーボードの信号レ
ベルを固定し、該電子回路板内ＣＭＯＳのラッチアップ
を防止することを特徴とする活線挿抜方式。 - 【請求項４】請求項２記載のフリップフロップを操作す
ることによりマザーボードより該電子回路板へリセット
信号を連続的に送る手段を備え、該電子回路板の挿抜作
業が完全に終わるまでの間マザーボードより該電子回路
板へリセット信号を連続的に送り、該電子回路板の誤動
作防止を特徴とする活線挿抜方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27624894A JP3269291B2 (ja) | 1994-11-10 | 1994-11-10 | 活線挿抜方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27624894A JP3269291B2 (ja) | 1994-11-10 | 1994-11-10 | 活線挿抜方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08137578A JPH08137578A (ja) | 1996-05-31 |
| JP3269291B2 true JP3269291B2 (ja) | 2002-03-25 |
Family
ID=17566779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27624894A Expired - Lifetime JP3269291B2 (ja) | 1994-11-10 | 1994-11-10 | 活線挿抜方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3269291B2 (ja) |
-
1994
- 1994-11-10 JP JP27624894A patent/JP3269291B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08137578A (ja) | 1996-05-31 |
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Legal Events
| Date | Code | Title | Description |
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