JP3159011B2 - 基板の動作制御方法 - Google Patents
基板の動作制御方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はそれぞれが各電気回
路を搭載した各基板からなる装置に関し、特に装置の動
作中に或基板が装置から抜き取られた後、装置に再接続
された場合にその基板の動作の可否を制御する基板の動
作制御方法に関する。
路を搭載した各基板からなる装置に関し、特に装置の動
作中に或基板が装置から抜き取られた後、装置に再接続
された場合にその基板の動作の可否を制御する基板の動
作制御方法に関する。
【０００２】
【従来の技術】それぞれが各電気回路を搭載した各基板
から構成されるような装置では、各基板を共通に接続す
るためのバックボード（マザーボード）を有しており、
各基板はそれぞれバックボードの所定のスロットに挿入
される。そして、装置に電源が投入されると各基板の各
電気回路に通電が開始され、通電の終了後には装置にお
いて所定の制御動作が開始される。ところで、バックボ
ードの各スロットには、各基板のうち、基本動作を行う
電気回路が搭載された上位基板から基本動作以外の動作
を行う電気回路が搭載された下位基板へと順次配列され
て挿入されている。
から構成されるような装置では、各基板を共通に接続す
るためのバックボード（マザーボード）を有しており、
各基板はそれぞれバックボードの所定のスロットに挿入
される。そして、装置に電源が投入されると各基板の各
電気回路に通電が開始され、通電の終了後には装置にお
いて所定の制御動作が開始される。ところで、バックボ
ードの各スロットには、各基板のうち、基本動作を行う
電気回路が搭載された上位基板から基本動作以外の動作
を行う電気回路が搭載された下位基板へと順次配列され
て挿入されている。
【０００３】
【発明が解決しようとする課題】ここで、動作中の装置
のバックボードから、装置の基本動作に影響を与えない
下位基板が抜き取られても装置側では基本動作を継続し
ている。しかし、抜き取られた基板がバックボードに再
挿入されると、この再挿入基板の電気回路には電源が与
えられて通電されるため、その電気回路は動作可能状態
となる。そして、その再挿入基板の電気回路が例えばメ
モリ回路であるような場合は、そのメモリ回路のデータ
は再挿入後には抜き取り前の状態とは異なる初期化され
た状態となるか、または初期化されない不定の状態とな
っているため、その後に上位基板側でそのメモリ回路を
アクセスすると、アクセスした上位基板の意に反した誤
ったデータが読み出されることから、装置の誤動作を招
くという問題があった。従って本発明は、装置の動作中
に装置を構成する各基板のうち装置の基本動作に影響を
与えない下位基板が抜き取られた後に再挿入された場合
に、その後の上位基板の動作に与える悪影響を回避する
ことを目的とする。
のバックボードから、装置の基本動作に影響を与えない
下位基板が抜き取られても装置側では基本動作を継続し
ている。しかし、抜き取られた基板がバックボードに再
挿入されると、この再挿入基板の電気回路には電源が与
えられて通電されるため、その電気回路は動作可能状態
となる。そして、その再挿入基板の電気回路が例えばメ
モリ回路であるような場合は、そのメモリ回路のデータ
は再挿入後には抜き取り前の状態とは異なる初期化され
た状態となるか、または初期化されない不定の状態とな
っているため、その後に上位基板側でそのメモリ回路を
アクセスすると、アクセスした上位基板の意に反した誤
ったデータが読み出されることから、装置の誤動作を招
くという問題があった。従って本発明は、装置の動作中
に装置を構成する各基板のうち装置の基本動作に影響を
与えない下位基板が抜き取られた後に再挿入された場合
に、その後の上位基板の動作に与える悪影響を回避する
ことを目的とする。
【０００４】
【課題を解決するための手段】このような課題を解決す
るために本発明は、それぞれが各電気回路を有する各基
板を各個に接続すると共に接続された各基板の各電気回
路に通電して所定の動作を行う装置において、各基板を
上位基板から下位基板へ順次配列して前記装置に接続す
ると共に、装置の動作中に各基板のうちこの装置の基本
動作に影響を与えない下位基板が装置から抜き取られて
無接続になった後に装置に再接続された場合にこの下位
基板の電気回路を不動作に制御する一方、前記下位基板
の電気回路の不動作状態をこの下位基板より上位の上位
基板の電気回路により検出し、かつこの上位基板の電気
回路により前記下位基板の電気回路の不動作状態を解除
するようにした方法である。従って、装置に再接続され
た基板は不動作状態となることから、基板の再接続時に
この再接続基板の電気回路の動作に基づく装置の誤動作
を未然に回避できる。また、基板の再接続時には再接続
基板の不動作状態を認識した後に設定を行って動作させ
ることから、その後の再接続基板の電気回路の動作によ
る装置の誤動作を回避できる。また、装置の基本動作に
影響を与えない下位基板が装置と再接続状態になった場
合、上位基板はこの下位基板を的確に管理し動作を再開
させることができる。
るために本発明は、それぞれが各電気回路を有する各基
板を各個に接続すると共に接続された各基板の各電気回
路に通電して所定の動作を行う装置において、各基板を
上位基板から下位基板へ順次配列して前記装置に接続す
ると共に、装置の動作中に各基板のうちこの装置の基本
動作に影響を与えない下位基板が装置から抜き取られて
無接続になった後に装置に再接続された場合にこの下位
基板の電気回路を不動作に制御する一方、前記下位基板
の電気回路の不動作状態をこの下位基板より上位の上位
基板の電気回路により検出し、かつこの上位基板の電気
回路により前記下位基板の電気回路の不動作状態を解除
するようにした方法である。従って、装置に再接続され
た基板は不動作状態となることから、基板の再接続時に
この再接続基板の電気回路の動作に基づく装置の誤動作
を未然に回避できる。また、基板の再接続時には再接続
基板の不動作状態を認識した後に設定を行って動作させ
ることから、その後の再接続基板の電気回路の動作によ
る装置の誤動作を回避できる。また、装置の基本動作に
影響を与えない下位基板が装置と再接続状態になった場
合、上位基板はこの下位基板を的確に管理し動作を再開
させることができる。
【０００５】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図３は、本発明に係る基板の動作制御方法
を適用した装置の構成を示す断面図であり、本装置１
は、各電気回路部３1 〜３5 を搭載した各基板２1 〜２
5 から構成される。各基板２1 〜２5 の各電気回路部３
1 〜３5 は、それぞれ各コネクタＣＮ１〜ＣＮ５，バッ
クボード４及びバックボード４上の図示しない配線路を
介して互いに接続されている。ここで、図中、基板２1
が最上位の基板であり、基板２5 が最下位の基板である
とする。即ち、各基板２1 〜２5 は、最上位基板２1 ，
最上位基板２1 の次に上位となる基板２2 ，基板２2 の
次に上位となる基板２3 ，基板２3 の次に上位となる基
板２4 ，最下位基板２5 の順に配置されている。
て説明する。図３は、本発明に係る基板の動作制御方法
を適用した装置の構成を示す断面図であり、本装置１
は、各電気回路部３1 〜３5 を搭載した各基板２1 〜２
5 から構成される。各基板２1 〜２5 の各電気回路部３
1 〜３5 は、それぞれ各コネクタＣＮ１〜ＣＮ５，バッ
クボード４及びバックボード４上の図示しない配線路を
介して互いに接続されている。ここで、図中、基板２1
が最上位の基板であり、基板２5 が最下位の基板である
とする。即ち、各基板２1 〜２5 は、最上位基板２1 ，
最上位基板２1 の次に上位となる基板２2 ，基板２2 の
次に上位となる基板２3 ，基板２3 の次に上位となる基
板２4 ，最下位基板２5 の順に配置されている。
【０００６】図１は、本発明の要部を示すブロック図で
あり、本装置の各基板に搭載された各電気回路部の接続
の状況を示している。なお図１では、基板２2 内の電気
回路部３2 と基板２3 内の電気回路部３3 との間の接続
状況を示しており、基板２2 内の電気回路部３2 として
は、電圧検出器６１，Ｄ型フリップフロップ回路（以
下、Ｆ／Ｆ回路）６２，アンド回路６３，ＣＰＵ６４及
びメモリ回路６５が設けられている。また、基板２3 内
の電気回路部３3 としては、電圧検出器７１，Ｆ／Ｆ回
路７２，アンド回路７３，メモリ回路７４，Ｉ／Ｏ部７
５及びＬＳＩ７６が設けられている。ここで、図中、点
線で示すＣＰＵ５１は最上位基板２1 に搭載されてい
る。
あり、本装置の各基板に搭載された各電気回路部の接続
の状況を示している。なお図１では、基板２2 内の電気
回路部３2 と基板２3 内の電気回路部３3 との間の接続
状況を示しており、基板２2 内の電気回路部３2 として
は、電圧検出器６１，Ｄ型フリップフロップ回路（以
下、Ｆ／Ｆ回路）６２，アンド回路６３，ＣＰＵ６４及
びメモリ回路６５が設けられている。また、基板２3 内
の電気回路部３3 としては、電圧検出器７１，Ｆ／Ｆ回
路７２，アンド回路７３，メモリ回路７４，Ｉ／Ｏ部７
５及びＬＳＩ７６が設けられている。ここで、図中、点
線で示すＣＰＵ５１は最上位基板２1 に搭載されてい
る。
【０００７】ところで、各基板２1 〜２5 が装置１のバ
ックボード４に各コネクタＣＮ１〜ＣＮ５を介して接続
された後、装置１に電源が投入されると、まず基板２2
内の電圧検出器６１はこの電源電圧を検出して「Ｌ」レ
ベルのリセット信号ＲＥＳＥＴ（バー）１を一定時間ア
ンド回路６３の一方の入力端子及びＦ／Ｆ回路６２の入
力端子ＣＬＲ（バー）に出力する。このとき、アンド回
路６３ではこのリセット信号を入力すると、「Ｌ」レベ
ルの信号をＣＰＵ６４及びメモリ回路６５の各リセット
端子Ｒ（バー）に出力することからＣＰＵ６４及びメモ
リ回路６５は、この間リセットされている。また、Ｆ／
Ｆ回路６２もこのとき端子Ｑからアンド回路６３の他方
の端子に「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バ
ー）２を出力している。
ックボード４に各コネクタＣＮ１〜ＣＮ５を介して接続
された後、装置１に電源が投入されると、まず基板２2
内の電圧検出器６１はこの電源電圧を検出して「Ｌ」レ
ベルのリセット信号ＲＥＳＥＴ（バー）１を一定時間ア
ンド回路６３の一方の入力端子及びＦ／Ｆ回路６２の入
力端子ＣＬＲ（バー）に出力する。このとき、アンド回
路６３ではこのリセット信号を入力すると、「Ｌ」レベ
ルの信号をＣＰＵ６４及びメモリ回路６５の各リセット
端子Ｒ（バー）に出力することからＣＰＵ６４及びメモ
リ回路６５は、この間リセットされている。また、Ｆ／
Ｆ回路６２もこのとき端子Ｑからアンド回路６３の他方
の端子に「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バ
ー）２を出力している。
【０００８】その後、電源電圧が上昇して所定レベルに
達することにより電圧検出器６１からのリセット信号Ｒ
ＥＳＥＴ（バー）１が「Ｈ」レベルになってリセットが
解除されても、Ｆ／Ｆ回路６２の端子Ｑからは依然とし
て「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バー）２が
出力されており、従ってアンド回路６３の出力は「Ｌ」
レベルを維持している。このため、ＣＰＵ６４及びメモ
リ回路６５は依然としてリセット状態を継続している。
達することにより電圧検出器６１からのリセット信号Ｒ
ＥＳＥＴ（バー）１が「Ｈ」レベルになってリセットが
解除されても、Ｆ／Ｆ回路６２の端子Ｑからは依然とし
て「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バー）２が
出力されており、従ってアンド回路６３の出力は「Ｌ」
レベルを維持している。このため、ＣＰＵ６４及びメモ
リ回路６５は依然としてリセット状態を継続している。
【０００９】このような状況のときに、図示しない電圧
検出器により同様にリセットされていた最上位基板２1
のＣＰＵ５１のリセットが解除され、処理を開始すると
まずその出力ポートＰ０からリセット解除信号を基板２
2 内のＦ／Ｆ回路６２のクロック入力端子ＣＬＫに出力
する。すると、この時点で入力端子ＣＬＲ（バー）は
「Ｈ」レベルとなっているため、Ｆ／Ｆ回路６２では端
子Ｑから「Ｈ」レベルのリセット信号ＲＥＳＥＴ（バ
ー）２をアンド回路６３に出力する。この結果、アンド
回路６３の出力が「Ｈ」レベルとなり、従って基板２2
内のＣＰＵ６４及びメモリ回路６５はリセットが解除さ
れる。
検出器により同様にリセットされていた最上位基板２1
のＣＰＵ５１のリセットが解除され、処理を開始すると
まずその出力ポートＰ０からリセット解除信号を基板２
2 内のＦ／Ｆ回路６２のクロック入力端子ＣＬＫに出力
する。すると、この時点で入力端子ＣＬＲ（バー）は
「Ｈ」レベルとなっているため、Ｆ／Ｆ回路６２では端
子Ｑから「Ｈ」レベルのリセット信号ＲＥＳＥＴ（バ
ー）２をアンド回路６３に出力する。この結果、アンド
回路６３の出力が「Ｈ」レベルとなり、従って基板２2
内のＣＰＵ６４及びメモリ回路６５はリセットが解除さ
れる。
【００１０】リセットが解除された基板２2 内のＣＰＵ
６４は、上位基板２1 のＣＰＵ５１から送信される初期
設定データを図示しない経路を介して受信すると、メモ
リ回路６５内にその初期データを設定する。そして、設
定された初期データに応じた処理動作を開始する。この
場合、ＣＰＵ６４は、まず処理の先頭で下位基板である
基板２3 内のＦ／Ｆ回路７２に対しリセット解除信号を
送出し、後述するように下位基板２3 の電気回路部３3
を動作可能状態にする。即ち、基板２2 の下位基板であ
る基板２3 内の電気回路部３3 においても、電源投入時
には上位基板である基板２2 の動作と同様に動作する。
つまり、電源投入時には電圧検出器７１はこの電源電圧
を検出して「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バ
ー）１を一定時間アンド回路７３の一方の入力端子及び
Ｆ／Ｆ回路７２の入力端子ＣＬＲ（バー）に出力する。
６４は、上位基板２1 のＣＰＵ５１から送信される初期
設定データを図示しない経路を介して受信すると、メモ
リ回路６５内にその初期データを設定する。そして、設
定された初期データに応じた処理動作を開始する。この
場合、ＣＰＵ６４は、まず処理の先頭で下位基板である
基板２3 内のＦ／Ｆ回路７２に対しリセット解除信号を
送出し、後述するように下位基板２3 の電気回路部３3
を動作可能状態にする。即ち、基板２2 の下位基板であ
る基板２3 内の電気回路部３3 においても、電源投入時
には上位基板である基板２2 の動作と同様に動作する。
つまり、電源投入時には電圧検出器７１はこの電源電圧
を検出して「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バ
ー）１を一定時間アンド回路７３の一方の入力端子及び
Ｆ／Ｆ回路７２の入力端子ＣＬＲ（バー）に出力する。
【００１１】そしてこのとき、アンド回路７３ではこの
リセット信号を入力すると、「Ｌ」レベルの信号をメモ
リ回路７４，Ｉ／Ｏ部７５及びＬＳＩ７６の各リセット
端子Ｒ（バー）に出力する。この結果、メモリ回路７
４，Ｉ／Ｏ部７５及びＬＳＩ７６は、この間リセットさ
れる。また、Ｆ／Ｆ回路７２もこのとき出力端子Ｑから
アンド回路７３の他方の入力端子に「Ｌ」レベルのリセ
ット信号ＲＥＳＥＴ（バー）２を出力している。その
後、電圧検出器７１からリセットの解除を示す「Ｈ」レ
ベルの信号が出力されても、Ｆ／Ｆ回路７２の出力端子
Ｑからの「Ｌ」レベル信号によって、アンド回路７３の
出力は「Ｌ」レベルを維持しているため、メモリ回路７
４，Ｉ／Ｏ部７５及びＬＳＩ７６はリセット状態を継続
している。
リセット信号を入力すると、「Ｌ」レベルの信号をメモ
リ回路７４，Ｉ／Ｏ部７５及びＬＳＩ７６の各リセット
端子Ｒ（バー）に出力する。この結果、メモリ回路７
４，Ｉ／Ｏ部７５及びＬＳＩ７６は、この間リセットさ
れる。また、Ｆ／Ｆ回路７２もこのとき出力端子Ｑから
アンド回路７３の他方の入力端子に「Ｌ」レベルのリセ
ット信号ＲＥＳＥＴ（バー）２を出力している。その
後、電圧検出器７１からリセットの解除を示す「Ｈ」レ
ベルの信号が出力されても、Ｆ／Ｆ回路７２の出力端子
Ｑからの「Ｌ」レベル信号によって、アンド回路７３の
出力は「Ｌ」レベルを維持しているため、メモリ回路７
４，Ｉ／Ｏ部７５及びＬＳＩ７６はリセット状態を継続
している。
【００１２】ここで、上位基板２2 のＣＰＵ６４のリセ
ットが上述したように解除されてその出力ポートＰ０か
らリセット解除信号がこの下位基板２3 内のＦ／Ｆ回路
７２のクロック入力端子ＣＬＫに対して出力されると、
この時点で入力端子ＣＬＲ（バー）は「Ｈ」レベルとな
っているため、Ｆ／Ｆ回路７２では端子Ｑから「Ｈ」レ
ベルのリセット信号ＲＥＳＥＴ（バー）２をアンド回路
７３に出力する。この結果、アンド回路７３の出力も
「Ｈ」レベルとなることから、メモリ回路７４，Ｉ／Ｏ
部７５及びＬＳＩ７６ではリセット状態が解除され動作
可能状態となる。
ットが上述したように解除されてその出力ポートＰ０か
らリセット解除信号がこの下位基板２3 内のＦ／Ｆ回路
７２のクロック入力端子ＣＬＫに対して出力されると、
この時点で入力端子ＣＬＲ（バー）は「Ｈ」レベルとな
っているため、Ｆ／Ｆ回路７２では端子Ｑから「Ｈ」レ
ベルのリセット信号ＲＥＳＥＴ（バー）２をアンド回路
７３に出力する。この結果、アンド回路７３の出力も
「Ｈ」レベルとなることから、メモリ回路７４，Ｉ／Ｏ
部７５及びＬＳＩ７６ではリセット状態が解除され動作
可能状態となる。
【００１３】こうして基板２3 内の電気回路部３3 が動
作可能状態となることにより、基板２2 内のＣＰＵ６４
は、基板２3 内のメモリ回路７４，Ｉ／Ｏ部７５及びＬ
ＳＩ７６に対してそれぞれ固有の初期設定データを送信
して設定を行い、それぞれの動作を開始させる。このよ
うにして順次上位の基板から下位基板に対しリセット解
除信号を送信しかつ下位基板の電気回路部に対して初期
設定を行うことにより、装置１の通常動作が開始され
る。
作可能状態となることにより、基板２2 内のＣＰＵ６４
は、基板２3 内のメモリ回路７４，Ｉ／Ｏ部７５及びＬ
ＳＩ７６に対してそれぞれ固有の初期設定データを送信
して設定を行い、それぞれの動作を開始させる。このよ
うにして順次上位の基板から下位基板に対しリセット解
除信号を送信しかつ下位基板の電気回路部に対して初期
設定を行うことにより、装置１の通常動作が開始され
る。
【００１４】このような装置１の通常動作の継続中に、
下位基板である例えば基板２3 がバックボード４から抜
き取られることにより抜き取られた基板２3 の電源電圧
が低下してくるとると、基板２3 では、電圧検出器７１
から「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バー）１
が発生し、このリセット信号がＦ／Ｆ回路７２に入力さ
れることによって出力端子Ｑから「Ｌ」レベルのリセッ
ト信号ＲＥＳＥＴ（バー）２が出力されてメモリ回路７
４，Ｉ／Ｏ部７５及びＬＳＩ７６はリセット状態とな
る。その後、基板２3 内のメモリ回路７４，Ｉ／Ｏ部７
５及びＬＳＩ７６の各電源電圧は「０」になる。なお、
このとき装置１から抜き取りされない各上位基板では通
常動作を継続している。
下位基板である例えば基板２3 がバックボード４から抜
き取られることにより抜き取られた基板２3 の電源電圧
が低下してくるとると、基板２3 では、電圧検出器７１
から「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バー）１
が発生し、このリセット信号がＦ／Ｆ回路７２に入力さ
れることによって出力端子Ｑから「Ｌ」レベルのリセッ
ト信号ＲＥＳＥＴ（バー）２が出力されてメモリ回路７
４，Ｉ／Ｏ部７５及びＬＳＩ７６はリセット状態とな
る。その後、基板２3 内のメモリ回路７４，Ｉ／Ｏ部７
５及びＬＳＩ７６の各電源電圧は「０」になる。なお、
このとき装置１から抜き取りされない各上位基板では通
常動作を継続している。
【００１５】ここで、抜き取られた基板２3 が装置１の
バックボード４に再挿入されると、基板２3 には装置１
の電源が再投入されることから、電圧検出器７１からま
ず「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バー）１が
出力され、その後「Ｈ」レベルのリセット解除信号が出
力される。しかし、Ｆ／Ｆ回路７２の出力端子Ｑからは
「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バー）２が出
力され、アンド回路７３は「Ｌ」レベルの出力を維持し
ているため、基板２3 内のメモリ回路７４，Ｉ／Ｏ部７
５及びＬＳＩ７６は、リセット状態を継続している。
バックボード４に再挿入されると、基板２3 には装置１
の電源が再投入されることから、電圧検出器７１からま
ず「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バー）１が
出力され、その後「Ｈ」レベルのリセット解除信号が出
力される。しかし、Ｆ／Ｆ回路７２の出力端子Ｑからは
「Ｌ」レベルのリセット信号ＲＥＳＥＴ（バー）２が出
力され、アンド回路７３は「Ｌ」レベルの出力を維持し
ているため、基板２3 内のメモリ回路７４，Ｉ／Ｏ部７
５及びＬＳＩ７６は、リセット状態を継続している。
【００１６】このような場合、通常動作を継続している
上位基板である基板２2 内のＣＰＵ６４が基板２3 内の
メモリ回路７４，Ｉ／Ｏ部７５及びＬＳＩ７６をアクセ
スしようとしてもメモリ回路７４，Ｉ／Ｏ部７５及びＬ
ＳＩ７６はリセット状態が継続中で動作を停止している
ため、アクセスすることができない。このため、基板２
2 のＣＰＵ６４は、基板２3 を異常と判定して上述の通
常動作を中断して、出力ポートＰ０から基板２3 のＦ／
Ｆ回路７２の入力端子ＣＬＫに対しリセット解除信号を
出力する。このリセット解除信号を入力するＦ／Ｆ回路
７２では、このとき入力端子ＣＬＲ（バー）のレベルが
「Ｈ」レベルであることから、出力端子Ｑから「Ｈ」レ
ベルのリセット信号をアンド回路７３を介して基板２3
内のメモリ回路７４，Ｉ／Ｏ部７５及びＬＳＩ７６に送
出し、これらのリセット状態を解除する。
上位基板である基板２2 内のＣＰＵ６４が基板２3 内の
メモリ回路７４，Ｉ／Ｏ部７５及びＬＳＩ７６をアクセ
スしようとしてもメモリ回路７４，Ｉ／Ｏ部７５及びＬ
ＳＩ７６はリセット状態が継続中で動作を停止している
ため、アクセスすることができない。このため、基板２
2 のＣＰＵ６４は、基板２3 を異常と判定して上述の通
常動作を中断して、出力ポートＰ０から基板２3 のＦ／
Ｆ回路７２の入力端子ＣＬＫに対しリセット解除信号を
出力する。このリセット解除信号を入力するＦ／Ｆ回路
７２では、このとき入力端子ＣＬＲ（バー）のレベルが
「Ｈ」レベルであることから、出力端子Ｑから「Ｈ」レ
ベルのリセット信号をアンド回路７３を介して基板２3
内のメモリ回路７４，Ｉ／Ｏ部７５及びＬＳＩ７６に送
出し、これらのリセット状態を解除する。
【００１７】この結果、基板２3 内の電気回路部３3 は
動作可能状態となって、基板２2 のＣＰＵ６４からアク
セスすることができ、ＣＰＵ６４は上述した初期の電源
投入時と同様に基板２3 内のメモリ回路７４，Ｉ／Ｏ部
７５及びＬＳＩ７６に対し初期設定データを送信して初
期設定を行い、その後、上述の通常動作を再開する。ま
た、再挿入された下位基板２3 のメモリ回路７４，Ｉ／
Ｏ部７５及びＬＳＩ７６からなる電気回路部３3 はこの
時点から通常動作を開始する。
動作可能状態となって、基板２2 のＣＰＵ６４からアク
セスすることができ、ＣＰＵ６４は上述した初期の電源
投入時と同様に基板２3 内のメモリ回路７４，Ｉ／Ｏ部
７５及びＬＳＩ７６に対し初期設定データを送信して初
期設定を行い、その後、上述の通常動作を再開する。ま
た、再挿入された下位基板２3 のメモリ回路７４，Ｉ／
Ｏ部７５及びＬＳＩ７６からなる電気回路部３3 はこの
時点から通常動作を開始する。
【００１８】図２は、装置１を構成する各基板に電源が
供給された場合の各基板に搭載される電気回路部の各部
の動作を示すタイミングチャートである。このタイミン
グチャートに従い本発明の要部動作を要約して説明す
る。各基板が装置１のバックボード４に挿入されて電源
が投入された場合、該当する基板には図２（ａ）に示す
電源電圧が印加される。ここで、電源が供給されること
によって該当基板上で誤動作を引き起こす可能性のある
回路やＬＳＩに対しては、電源のオン／オフに基づく図
２（ｂ）の第１のリセット信号（リセット信号ＲＥＳＥ
Ｔ（バー）１）の他に、第１のリセット信号によりリセ
ット状態を保持し、図２（ｃ）に示す上位基板からのリ
セット解除信号によりリセット状態を解除する図２
（ｄ）に示す第２のリセット信号（リセット信号ＲＥＳ
ＥＴ（バー）２）を該当回路等のリセット入力端子Ｒ
（バー）に対し図２（ｅ）に示すように与え、動作させ
ないように制御する。
供給された場合の各基板に搭載される電気回路部の各部
の動作を示すタイミングチャートである。このタイミン
グチャートに従い本発明の要部動作を要約して説明す
る。各基板が装置１のバックボード４に挿入されて電源
が投入された場合、該当する基板には図２（ａ）に示す
電源電圧が印加される。ここで、電源が供給されること
によって該当基板上で誤動作を引き起こす可能性のある
回路やＬＳＩに対しては、電源のオン／オフに基づく図
２（ｂ）の第１のリセット信号（リセット信号ＲＥＳＥ
Ｔ（バー）１）の他に、第１のリセット信号によりリセ
ット状態を保持し、図２（ｃ）に示す上位基板からのリ
セット解除信号によりリセット状態を解除する図２
（ｄ）に示す第２のリセット信号（リセット信号ＲＥＳ
ＥＴ（バー）２）を該当回路等のリセット入力端子Ｒ
（バー）に対し図２（ｅ）に示すように与え、動作させ
ないように制御する。
【００１９】また、装置１の動作中に下位基板がバック
ボード４から抜き取られるとこの下位基板は電源の供給
が断たれることによって、上述したように第１のリセッ
ト信号によるリセットがかかり、さらに第２のリセット
信号によるリセットがかかるが、この下位基板がバック
ボード４に再び挿入されて電源が供給されると、電圧検
出器からの第１のリセット信号によって一定時間リセッ
トされ、その後リセットが解除される。しかし、この一
定時間の第１のリセット信号により第２のリセット信号
を送出するＦ／Ｆ回路が初期化されて第２のリセット信
号がリセット状態に保持される。
ボード４から抜き取られるとこの下位基板は電源の供給
が断たれることによって、上述したように第１のリセッ
ト信号によるリセットがかかり、さらに第２のリセット
信号によるリセットがかかるが、この下位基板がバック
ボード４に再び挿入されて電源が供給されると、電圧検
出器からの第１のリセット信号によって一定時間リセッ
トされ、その後リセットが解除される。しかし、この一
定時間の第１のリセット信号により第２のリセット信号
を送出するＦ／Ｆ回路が初期化されて第２のリセット信
号がリセット状態に保持される。
【００２０】この場合、上位基板からこの再挿入基板を
動作させようとしてもその基板の回路はリセット状態で
あるため動作させることはできない。従って、上位基板
はこの再挿入基板が動作しないことを認識すると、第２
のリセット信号がリセット解除状態となるような制御を
行い、その後、該当回路の再設定を行うようにする。こ
のようにして、装置１の動作中に一旦バックボード４か
ら抜き取られ、再びバックボード４に挿入された再挿入
基板は、上位の基板がその非動作を認識して再設定を行
うまでの間は、不動作状態を保持しているため、抜き取
られた基板が再挿入されることによる装置１の誤動作を
確実に防止することができる。
動作させようとしてもその基板の回路はリセット状態で
あるため動作させることはできない。従って、上位基板
はこの再挿入基板が動作しないことを認識すると、第２
のリセット信号がリセット解除状態となるような制御を
行い、その後、該当回路の再設定を行うようにする。こ
のようにして、装置１の動作中に一旦バックボード４か
ら抜き取られ、再びバックボード４に挿入された再挿入
基板は、上位の基板がその非動作を認識して再設定を行
うまでの間は、不動作状態を保持しているため、抜き取
られた基板が再挿入されることによる装置１の誤動作を
確実に防止することができる。
【００２１】なお、この例では、上位基板は下位基板の
再挿入時にその基板の非動作を認識して第２のリセット
信号の解除信号を下位基板に送出しているが、第２のリ
セット信号の状態を検出してから第２のリセット信号を
解除し動作を開始させるように構成しても良い。また、
再挿入された下位基板の不動作が装置の利用者に明かな
場合は、その判断を上位基板に委ねずに利用者に委ねる
ようにしても良い。
再挿入時にその基板の非動作を認識して第２のリセット
信号の解除信号を下位基板に送出しているが、第２のリ
セット信号の状態を検出してから第２のリセット信号を
解除し動作を開始させるように構成しても良い。また、
再挿入された下位基板の不動作が装置の利用者に明かな
場合は、その判断を上位基板に委ねずに利用者に委ねる
ようにしても良い。
【００２２】
【発明の効果】以上説明したように本発明によれば、各
基板を上位基板から下位基板へ順次配列して装置に接続
すると共に、装置の動作中に各基板のうちこの装置の基
本動作に影響を与えない下位基板が装置から抜き取られ
て無接続になった後に装置に再接続された場合、この下
位基板の電気回路を不動作に制御する一方、前記下位基
板の電気回路の不動作状態をこの下位基板より上位の上
位基板の電気回路により検出し、かつこの上位基板の電
気回路により前記下位基板の電気回路の不動作状態を解
除するようにしたので、基板の再接続時にこの再接続基
板の電気回路の動作に基づく装置の誤動作を未然に回避
できる。また、基板の再接続時には再接続基板の不動作
状態を認識した後に設定を行って動作させることから、
その後の再接続基板の電気回路の動作による装置の誤動
作を回避できる。また、装置の基本動作に影響を与えな
い下位基板が装置と再接続状態になった場合、上位基板
はこの下位基板を的確に管理し動作を再開させることが
できる。
基板を上位基板から下位基板へ順次配列して装置に接続
すると共に、装置の動作中に各基板のうちこの装置の基
本動作に影響を与えない下位基板が装置から抜き取られ
て無接続になった後に装置に再接続された場合、この下
位基板の電気回路を不動作に制御する一方、前記下位基
板の電気回路の不動作状態をこの下位基板より上位の上
位基板の電気回路により検出し、かつこの上位基板の電
気回路により前記下位基板の電気回路の不動作状態を解
除するようにしたので、基板の再接続時にこの再接続基
板の電気回路の動作に基づく装置の誤動作を未然に回避
できる。また、基板の再接続時には再接続基板の不動作
状態を認識した後に設定を行って動作させることから、
その後の再接続基板の電気回路の動作による装置の誤動
作を回避できる。また、装置の基本動作に影響を与えな
い下位基板が装置と再接続状態になった場合、上位基板
はこの下位基板を的確に管理し動作を再開させることが
できる。
【図１】 本発明に係る基板の動作制御方法を適用した
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】 上記装置の各部の動作を示すタイミングチャ
ートである。
ートである。
【図３】 上記装置の各基板の配置状況を示す断面図で
ある。
ある。
１…装置、２1 〜２5 …基板、３1 〜３5 …電気回路
部、４…バックボード、５１，６４…ＣＰＵ、６１，７
１…電圧検出器、６２，７２…Ｄ型フリップフロップ回
路（Ｆ／Ｆ回路）、６３，７３…アンド回路、６５，７
４…メモリ回路、７５…Ｉ／Ｏ部、７６…ＬＳＩ、ＣＮ
１〜ＣＮ５…コネクタ。
部、４…バックボード、５１，６４…ＣＰＵ、６１，７
１…電圧検出器、６２，７２…Ｄ型フリップフロップ回
路（Ｆ／Ｆ回路）、６３，７３…アンド回路、６５，７
４…メモリ回路、７５…Ｉ／Ｏ部、７６…ＬＳＩ、ＣＮ
１〜ＣＮ５…コネクタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−249203（ＪＰ，Ａ) 特開 平５−300192（ＪＰ，Ａ) 特開 昭55−147702（ＪＰ，Ａ) 実開 平２−2732（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05B 9/02 H05K 10/00
Claims (1)
- 【請求項１】 それぞれが各電気回路を有する各基板を
各個に接続し、接続された各基板の各電気回路に通電し
て所定の動作を行う装置において、前記各基板を上位基板から下位基板へ順次配列して前記
装置に接続すると共に、 前記装置の動作中に各基板のう
ち装置の基本動作に影響を与えない下位基板が装置との
間の接続状態を解かれた後に装置に再接続された場合に
この下位基板の電気回路を不動作に制御する一方、前記
下位基板の電気回路の不動作状態をこの下位基板より上
位の上位基板の電気回路により検出し、かつこの上位基
板の電気回路により前記下位基板の電気回路の不動作状
態を解除することを特徴とする基板の動作制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30009595A JP3159011B2 (ja) | 1995-11-17 | 1995-11-17 | 基板の動作制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30009595A JP3159011B2 (ja) | 1995-11-17 | 1995-11-17 | 基板の動作制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09146602A JPH09146602A (ja) | 1997-06-06 |
| JP3159011B2 true JP3159011B2 (ja) | 2001-04-23 |
Family
ID=17880657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30009595A Expired - Fee Related JP3159011B2 (ja) | 1995-11-17 | 1995-11-17 | 基板の動作制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159011B2 (ja) |
-
1995
- 1995-11-17 JP JP30009595A patent/JP3159011B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09146602A (ja) | 1997-06-06 |
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