JPH0756817A

JPH0756817A - 半導体記憶装置

Info

Publication number: JPH0756817A
Application number: JP5217937A
Authority: JP
Inventors: Hiroyoshi Iketani; 拡美池谷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-08-11
Filing date: 1993-08-11
Publication date: 1995-03-03
Anticipated expiration: 2011-10-23
Also published as: JP2546163B2

Abstract

(57)【要約】【目的】不揮発性メモリを使用し、パトロールチェッ
ク機能およびバックアップ機能を備えた半導体記憶装置
において、入力電源断であるバックアップ動作期間中、
情報記憶の信頼度を向上し、しかも、少ない所要電力で
メモリのパトロールチェックができるようにする。【構成】入力電源１が断であるバックアップ動作期間
中、バックアップ制御回路８は電源アラーム６の入力に
より、メモリアクセス信号制御回路２４を制御して、メ
モリ部３３をバックアップ状態に移行したのち、パトロ
ールチェック制御回路１２を制御し、定期的にパトロー
ルチェックを実施する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関し
て、特に入力電源断時のバックアップ電源による情報の
保持動作を行う半導体記憶装置に関するものである。

【０００２】

【従来の技術】一般に、半導体記憶装置が任意に備える
機能として、バックアップ機能とパトロールチェック機
能がある。このバックアップ機能は、入力電源断時に電
池などのバックアップ電源からの給電により、揮発性メ
モリをバックアップ状態、いいかえればセルフリフレッ
シュ状態に移行させて、メモリの情報保持を行う機能で
ある。

【０００３】この入力電源正常時を通常動作期間と言
い、入力電源断時のバックアップ電源による給電期間を
バックアップ期間と言う。

【０００４】また、パトロールチェック機能は、誤り訂
正符号（ＥＣＣ）による誤り検出・訂正機能により、Ｄ
ＲＡＭなどのメモリＩＣの記憶素子のソフトエラーの蓄
積による影響を回避するため、いいかえれば、蓄積され
た誤りビット数が訂正可能なビット数を越えないように
するため、全アドレスを対象に読み出しと誤り検出時の
訂正・書き込みを周期的に実施する機能である。

【０００５】なお、上記誤り検出・訂正機能は、例えば
データ３２ビット＋ＥＣＣ７ビットのワード構成によ
り、ＥＣＣビットも含めた１ビット誤りの訂正と２ビッ
トの誤り検出である。

【０００６】従来の半導体記憶装置では、入力電源正常
時である通常動作期間中には、パトロールチェックを実
施している。このパトロールチェックは、リフレッシュ
と同時に、例えば１５μ秒ごとに０．５μ秒の期間に実
施し、この期間は、上位装置からの書き込み／読み出し
のアクセスが保留される。

【０００７】そして、半導体記憶装置内のメモリが、複
数のメモリブロックで構成される場合、パトロールチェ
ックを実施するメモリブロックでは、このリフレッシュ
／パトロールチェック期間中に、１個のＲＡＳアドレス
と１個のＣＡＳアドレスが入力し、１サイクルのリフレ
ッシュと１個のアドレスのパトロールチェックが行われ
る。

【０００８】このパトロールチェックを実施しないメモ
リブロックでは、１個のＲＡＳアドレスのみが入力し、
リフレッシュのみが行われる。この結果、１５μ秒ごと
に１個のアドレスのパトロールチェックが実施されるこ
とになり、全アドレスが１Ｍワードであれば、全アドレ
スのパトロールチェック所要時間は、１５μ秒／ワード
×１Ｍワード＝１５．７秒となる。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、入力電源正常時である通常動作期
間中に、パトロールチェックを行うが、このパトロール
チェックは半導体記憶装置のほぼ全部の回路に給電する
必要があることから、多大の電流を必要とするうえ、そ
のパトロールチェックの所要時間も長時間を必要とす
る。

【００１０】このため、バックアップ期間中には、パト
ロールチェックを実施しないため、バックアップ期間が
長時間に及ぶ場合、誤りが蓄積されてバックアップから
の復旧後の誤り検出・訂正が不可能になる可能性が大き
いという問題があった。

【００１１】本発明は、このような問題を解決するもの
で、入力電源断であるバックアップ動作期間中、メモリ
のバックアップ状態を解除して、メモリの各アドレスに
おいてパトロールチェックを定期的に実施する手段を提
供することを目的とするものである。

【００１２】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、入力電源断であるバックアップ動作期間中、メ
モリのバックアップ状態を解除して、パトロールチェッ
ク処理を起動し、メモリの各アドレスに少なくとも１回
のパトロールチェックを実施する手段と、このパトロー
ルチェックの終了によりメモリをバックアップ状態に復
元する手段と、このパトロールチェックを定期的に実施
する手段とを備えている。

【００１３】

【作用】本発明は、入力電源断であるバックアップ動作
期間中でも、情報記憶の信頼度を大幅に向上することが
でき、しかもメモリ部の消費電流を大幅に低減すること
ができる。

【００１４】

【実施例】図１は本発明に係る半導体記憶装置の一実施
例を示すブロック図である。同図において、１は入力電
源、２は充電回路であり、この充電回路２は入力電源１
により充電される。３は電池、４は電源切り換え部であ
り、この電源切り換え部４は、入力端子４ａに電池３の
電源が入力し、入力端子４ｂに入力電源１の電源が入力
し、入力電源１の正常時にはこの入力電源１の電源を選
択して、出力端子４ｃから内部電源５として出力し、入
力電源１の切断時であるバックアップ動作時には、電池
３の電源を選択して出力端子４ｃから内部電源５として
出力すると共に、出力端子４ｄから電源アラーム６を出
力する。

【００１５】７はリフレッシュ制御回路であり、このリ
フレッシュ制御回路７は、入力電源正常時である通常動
作期間では、例えば周期１５μ秒で所要時間０．５μ秒
内に全メモリブロックのリフレッシュ要求およびそのア
ドレス（ＤＲＡＭのＲＡＳアドレス）を下記のメモリア
クセス制御回路に出力する。

【００１６】８はバックアップ制御回路であり、このバ
ックアップ制御回路８は、正常時である通常動作期間で
は、その出力端子８ｃからパトロールチェック起動信号
を出力するが、入力電源断であるバックアップ動作期間
では、その入力端子８ａに上記電源アラーム６が入力
し、出力端子８ｄからメモリアクセス信号制御信号を出
力すると共に、出力端子８ｅからスイッチ制御信号９を
スイッチ１０に出力する。

【００１７】このスイッチ１０は、このスイッチ制御信
号９を受けて、開放状態になるが、このバックアップ制
御回路８は、例えば１日に１回、定期的に出力端子８ｃ
からパトロールチェック起動信号を出力すると共に、出
力端子８ｅから出力しているスイッチ制御信号９を、例
えば１日に１回、定期的に切断し、スイッチ１０を閉成
状態にする。

【００１８】１１はこのスイッチ１０および下記のメモ
リアクセス制御回路、パトロールチェック制御回路、誤
り検出／訂正回路、ＥＣＣビット生成回路、およびバッ
ファのそれぞれの電源回路である。１２はパトロールチ
ェック制御回路であり、このパトロールチェック制御回
路１２は、パトロールチェック起動信号を受けて動作す
る。

【００１９】このため、入力電源正常時である通常動作
期間では、リフレッシュと同時に１個のアドレスのパト
ロールチェックを行うので、パトロールチェック対象の
メモリブロックに対してリフレッシュのＲＡＳアドレス
に引き続いて、パトロールチェックに伴うＣＡＳアドレ
スを出力するよう下記のメモリアクセス制御回路に要求
を行う。

【００２０】また、入力電源断であるバックアップ動作
期間では、例えば１日に１回、定期的にパトロールチェ
ック処理を起動し、全アドレスを対象に各アドレスにつ
いて１回のパトロールチェックを行う。これに伴い、パ
トロールチェック要求、およびそのアドレス（ＲＡＳお
よびＣＡＳアドレス）を下記のメモリアクセス制御回路
に出力する。このとき、パトロールチェックは通常動作
期間と異なり、メモリにはパトロールチェック以外の期
間が存在しないように連続実施とし、１アドレスについ
て周期０．５μ秒、所要時間０．５μ秒で実施する。

【００２１】１３は例えば２０ビットのアドレス、１４
はアクセス制御情報、１５はウエイト信号、１６は例え
ば３２ビットの双方向のデータ、１７は上位インタフェ
ース回路であり、この上位インタフェース回路１７は、
その入力端子１７ａに入力電源１が入力し、入力端子１
７ｂに上位装置からのアドレス１３が入力し、入力端子
１７ｃに上位装置からアクセス制御情報１４が入力す
る。

【００２２】そして、メモリのリフレッシュ／パトロー
ルチェックとの競合時などには、下記のメモリアクセス
制御回路が出力するウエイト要求をウエイト信号として
出力端子１７ｄから上位装置に出力し、入出力端子１７
ｅからメモリアクセス要求信号が出力する一方、このウ
エイト要求信号が入力する。

【００２３】１８はメモリアクセス制御回路であり、こ
のメモリアクセス制御回路１８は、入力端子１８ａ〜１
８ｃ、入出力端子１８ｄ、出力端子１８ｅ〜１８ｌを備
え、上位インタフェース１７、リフレッシュ制御回路
７、およびパトロールチェック制御回路１２の競合制御
を行い、出力端子１８ｅからメモリアドレス１９を出力
し、出力端子１８ｆ〜１８ｉからそれぞれＲＡＳアドレ
スラッチ信号、ＣＡＳアドレスラッチ信号などからなる
メモリアクセス信号２０〜２３を下記のメモリアクセス
信号制御回路に出力する。

【００２４】２４はメモリアクセス信号制御回路であ
り、このメモリアクセス信号制御回路２４は、入力端子
２４ａ〜２４ｆおよび出力端子２４ｇ〜２４ｊを備え、
この出力端子２４ｇ〜２４ｊからメモリアクセス信号２
５〜２８を出力する。

【００２５】２９〜３２は例えば２５６Ｋワードの第１
メモリブロック〜第４メモリブロック、３３はメモリ部
であり、このメモリ部３３は入力端子３３ａ〜３３ｆお
よび入出力端子３３ｇ，３３ｈを備え、上記第１メモリ
ブロック２９〜第４メモリブロック３２から構成した１
Ｍワードの揮発性メモリＩＣ（ＤＲＡＭ）であり、その
ワード構成は例えばデータ３２ビット＋ＥＣＣ７ビット
である。

【００２６】３４〜３６はそれぞれ３ステートの第１バ
ッファ〜第３バッファ、３７は誤り検出／訂正回路であ
り、この誤り検出／訂正回路３７はデータビット３８と
ＥＣＣビット３９が入力し、メモリ読み出し時には、誤
り検出／訂正を行い、誤り検出信号４０を出力する。４
１はＥＣＣビット生成回路であり、このＥＣＣビット生
成回路４１は、メモリ書き込み時にデータビット３８か
らＥＣＣビット３９を生成して出力する。

【００２７】なお、データビット３８は３２ビットであ
り、ＥＣＣビット３９は７ビットである。また、図２は
通常動作期間中のパトロールチェック動作を示す図であ
り、特に、図２（Ａ）はパトロールチェック対象のメモ
リブロックを示し、図２（Ｂ）はパトロールチェック対
象外のメモリブロックを示す。

【００２８】また、図３はバックアップ期間中のパトロ
ールチェック動作を示す図であり、特に図３（Ａ）は通
常動作期間中のパトロールチェック動作を示し、図３
（Ｂ）はパトロールチェック対象外のセルフリフレッシ
ュ（バックアップ状態）のメモリブロックを示す。これ
らの図において、Ｔ＝１５μｓとしたとき、Ｔ１は０．
５μｓであり、１サイクルのＲＡＳオンリーリフレッシ
ュ、および１ワードのパトロールチェックである。Ｔ２
およびＴ３は１４．５μｓであり、リードライトまたは
スタンバイの状態である。Ｔ４は０．５μｓであり、１
サイクルのＲＡＳオンリーリフレッシュである。Ｔ５は
０．５μｓであり、１ワードのパトロールチェックであ
る。

【００２９】次に、上記構成による半導体記憶装置の動
作について、図２（Ａ）および図２（Ｂ）に示す通常動
作期間中のパトロールチェック動作を参照して説明す
る。まず、入力電源正常時である通常動作期間には、電
源切り換え部４は入力端子４ｂに入力する入力電源１を
選択して出力端子４ｃから内部電源５を出力するが、出
力端子４ｄから電源アラーム６は出力しない。

【００３０】このため、バックアップ制御回路８はその
出力端子８ｅからスイッチ制御信号９を出力せず、スイ
ッチ１０は閉成状態であり、電源回路１１が動作するた
め、装置内のすべての回路に電源が供給される。

【００３１】一方、上位インタフェース回路１７は、そ
の入力端子１７ｂに上位装置からアドレス１３が入力す
ると共に、入力端子１７ｃに上位装置からアクセス制御
情報１４が入力すると、その入出力端子１７ｅからメモ
リアクセス要求信号をメモリアクセス制御回路１８に出
力する。

【００３２】一方、リフレッシュ制御回路７は、例えば
周期１５μ秒で所要時間０．５μ秒内に全メモリブロッ
クのリフレッシュ要求信号およびそのアドレス（ＤＲＡ
ＭのＲＡＳアドレス）をメモリアクセス制御回路１８に
出力する。

【００３３】一方、パトロールチェック制御回路１２
は、バックアップ制御回路８の出力端子８ｃから出力す
る信号によって制御され、リフレッシュと同時に１個の
アドレスのパトロールチェックを行うため、パトロール
チェック対象のメモリブロックに対してリフレッシュの
ＲＡＳアドレスに引き続いて、パトロールチェックに伴
うＣＡＳアドレスが出力するようメモリアクセス制御回
路１８に要求を行う。

【００３４】そこで、メモリアクセス制御回路１８は上
記の上位インタフェース回路１７、リフレッシュ制御回
路７およびパトロールチェック制御回路１２の競合制御
を行い、その出力端子１８ｅからメモリアドレス１９を
メモリ部３３に出力する一方、その出力端子１８ｆ〜１
８ｉからＲＡＳアドレス信号、ＣＡＳアドレスラッチ信
号などからなるメモリアクセス信号２０〜２３をメモリ
アクセス信号制御回路２４に出力する。

【００３５】そこで、このメモリアクセス信号制御回路
２４は、入力端子２４ａに入力するバックアップ制御回
路８の出力端子８ｄから出力するメモリアクセス信号制
御信号、その入力端子２４ｃ〜２４ｆに入力するメモリ
アクセス信号２０〜２３によって動作し、その出力端子
２４ｇ〜２４ｊからメモリアクセス信号２５〜２８をメ
モリ部３３に出力する。

【００３６】このため、メモリ部３３はリフレッシュと
同時に１ワード分のパトロールチェックを行うことがで
きる。すなわち、１５μ秒ごとに１ワードのパトロール
チェックを行い、全ワードのパトロールチェックの所要
時間は、１５μｓ／ワード×１Ｍワード＝１５．７３秒
である。

【００３７】次に、入力電源断であるバックアップ動作
期間中のパトロールチェック動作を図３（Ａ）および図
３（Ｂ）を参照して説明する。まず、入力電源１の切断
時には、電源切り換え部４は、入力端子４ａに入力する
電池３を選択して出力端子４ｃから内部電源５を出力す
ると共に、出力端子４ｄから電源アラーム６を出力す
る。

【００３８】このため、バックアップ制御回路８は、そ
の出力端子８ｅからスイッチ制御信号９を出力する。こ
のため、スイッチ１０はこのスイッチ制御信号９により
開放状態となる。このスイッチ１０の開放状態により、
電池３から電源が供給されるのは、バックアップ制御回
路８、メモリアクセス信号制御回路２４およびメモリ部
３３である。

【００３９】そして、バックアップ制御回路８は、その
出力端子８ｄからメモリアクセス信号制御信号をメモリ
アクセス信号制御回路２４に出力する。そこで、メモリ
アクセス信号制御回路２４はその入力端子２４ａに入力
するメモリアクセス信号制御信号により動作し、その出
力端子２４ｇ〜２４ｊからメモリアクセス信号２５〜２
８をメモリ部３３に出力する。

【００４０】このため、メモリ部３３はその入力端子３
３ｃ〜３３ｆにメモリアクセス信号２５〜２８が入力す
ることにより、そのすべてのメモリブロック２９〜３２
は情報の保持動作のみであるバックアップ状態（セルフ
リフレッシュ状態）に移行し、メモリ部３３の電源電流
は通常動作期間に比べて激減する。

【００４１】また、パトロールチェック制御回路１２は
上記バックアップ制御回路８の出力端子８ｃから出力す
る信号を受信して、例えば１日に１回、定期的にパトロ
ールチェック処理を起動し、全アドレスを対象に各アド
レスについて１回のパトロールチェックを実施するよう
に、メモリアクセス制御回路１８を制御する。

【００４２】このとき、スイッチ１０はバックアップ制
御回路８の出力端子８ｅから出力するスイッチ制御信号
９の入力により閉成する。このため、電源回路１１が動
作し、装置内のすべての回路に電源を供給することがで
きる。

【００４３】そこで、このメモリアクセス制御回路１８
はその出力端子１８ｅからメモリアドレス１９を出力
し、パトロールチェックを実施するメモリブロック２９
のバックアップ状態（セルフリフレッシュ状態）を解除
する一方、他のメモリブロック３０〜３２はバックアッ
プ状態を解除しない。

【００４４】続いて、パトロールチェック制御回路１２
は、バックアップ制御回路８の出力端子８ｃから出力す
る信号を受けて、パトロールチェック処理が起動する。
このため、メモリブロック２９のパトロールチェック処
理を実施することができる。

【００４５】このとき、パトロールチェックは通常動作
期間と異なり、メモリにはパトロールチェック以外の期
間が存在しないように連続実施とし、１個のアドレスに
ついて図３（Ａ）に示すように、周期０．５μｓ、所要
時間０．５μｓで実施する。そして、このメモリブロッ
ク２９のパトロールチェックが終了したら、メモリアク
セス信号制御回路１８を制御して、このメモリブロック
２９を再びバックアップ状態（セルフリフレッシュ状
態）に移行する。

【００４６】そして、メモリブロック３０〜３２につい
ても、メモリブロック２９に行った動作を同様に行うこ
とによって、パトロールチェック処理を実施することが
できる。なお、上記バックアップ期間中では、上記した
ように、０．５μ秒ごとに１ワードのパトロールチェッ
クが行われ、全ワードのパトロールチェックの所要時間
は、０．５μｓ／ワード×１Ｍワード＝０．５２秒であ
る。

【００４７】次に、入力電源１の復旧したとき、電源切
り換え部４は、入力端子４ｂに入力する入力電源１を選
択して、出力端子４ｃから内部電源５を出力するが、出
力端子４ｄから電源アラーム６は出力しない。このた
め、バックアップ制御回路８は、その出力端子８ｅから
スイッチ制御信号９を出力せず、スイッチ１０は閉成状
態となり、電源回路１１が動作し、装置内部のすべての
回路に電源が供給される。

【００４８】そして、バックアップ制御回路８は、その
出力端子８ｄからメモリアクセス信号制御信号をメモリ
アクセス信号制御回路２４に出力する。そして、このメ
モリアクセス信号制御回路２４はその入力端子２４ａに
メモリアクセス信号制御信号が入力すると、メモリ部３
３の全メモリブロック２９〜３２のバックアップ状態
（セルフリフレッシュ状態）を解除する。

【００４９】また、パトロールチェック制御回路１２
は、バックアップ制御回路８の出力端子８ｃから出力す
る信号によって制御され、前記したように、通常動作期
間でのパトロールチェック処理を起動し、パトロールチ
ェックを行うことができる。

【００５０】なお、上記したように、入力電源断である
バックアップ動作期間中のパトロールチェック処理の消
費電力は、入力電源正常時である通常動作期間より削減
することができ、消費電力の比較を下記の表１に表す。

【００５１】

【表１】

【００５２】なお、この表１において、通常動作期間と
バックアップ期間のメモリ部以外の消費電流は、同一で
あり、常時一定とする。また、ｇ＝ａ×１Ｍワードｈ＝（ｃｄ＋ｄ（ａ−ｂ）／ａ＋［（ｅｂ＋ｆ（ａ−
ｂ）］／ａ）×３ブロックである。

【００５３】

【発明の効果】以上、詳細に説明したように、本発明に
係る半導体記憶装置によれば、バックアップ期間中に定
期的にパトロールチェックを実施することにより、バッ
クアップ期間中の情報記憶の信頼度を大幅に向上するこ
とができる。

【００５４】また、バックアップ期間中のパトロールチ
ェック処理は、通常動作期間のパトロールチェック処理
と異なり、メモリにおいてパトロールチェック処理以外
の期間が存在しないようにパトロールチェックを連続し
て実施し、しかもパトロールチェック対象のメモリのみ
バックアップ状態を解除するので、パトロールチェック
の所要時間を短縮でき、しかもメモリ部の消費電流を低
減することができる。

【００５５】しかも、通常動作期間のパトロールチェッ
ク動作をそのまま適用するよりも所要電力（＝電流×時
間）が極めて少なくてすみ、バックアップ電源の負担を
大幅に軽減することができるなどの効果がある。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施例を示す
ブロック図である。

【図２】図１の通常動作期間中のパトロールチェック動
作を示す図である。

【図３】図１のバックアップ動作期間中のパトロールチ
ェック動作を示す図である。

【符号の説明】

２充電回路３電池４電源切り換え部５内部電源７リフレッシュ制御回路８バックアップ制御回路１０スイッチ１１電源回路１２パトロールチェック制御回路１７上位インタフェース回路１８メモリアクセス制御回路２４メモリアクセス信号制御回路２９〜３２第１メモリブロック〜第４メモリブロック３３メモリ部３４〜３６第１バッファ〜第３バッファ３７誤り検出／訂正回路４１ＥＣＣビット生成回路

Claims

【特許請求の範囲】

【請求項１】記憶媒体として不揮発性メモリを使用
し、誤り訂正符号を用いた誤り検出・訂正動作により、
上記メモリの全アドレスを対象に読み出しおよび誤り検
出時の訂正・書き込みを実施するパトロールチェック機
能と、入力電源断であるバックアップ動作期間中にバッ
クアップ電源により上記メモリをバックアップ状態に移
行してメモリ内の情報の保持を行うバックアップ機能と
を備えた半導体記憶装置において、入力電源断であるバ
ックアップ動作期間中、メモリのバックアップ状態を解
除して、パトロールチェック処理を起動し、メモリの各
アドレスに少なくとも１回のパトロールチェックを実施
する手段と、このパトロールチェックの終了によりメモ
リをバックアップ状態に復元する手段と、このパトロー
ルチェックを定期的に実施する手段とを備えたことを特
徴とする半導体記憶装置。
【請求項２】上記入力電源断であるバックアップ期間
中に、パトロールチェックを実施する手段は、メモリに
おいては、パトロールチェック処理以外の処理期間が存
在しないようにパトロールチェックを連続して実施する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】上記入力電源断であるバックアップ期間
中に、メモリのバックアップ状態の解除は、パトロール
チェック対象のメモリブロックのみとすることを特徴と
する請求項１記載の半導体記憶装置。