JPH0756588B2 - Ｃｒｔ表示シンボル用ハロー発生装置 - Google Patents

Ｃｒｔ表示シンボル用ハロー発生装置

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JPH0756588B2
JPH0756588B2 JP59212406A JP21240684A JPH0756588B2 JP H0756588 B2 JPH0756588 B2 JP H0756588B2 JP 59212406 A JP59212406 A JP 59212406A JP 21240684 A JP21240684 A JP 21240684A JP H0756588 B2 JPH0756588 B2 JP H0756588B2
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カーロス ヒルバーン ハウ
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    • G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
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Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は一般にCRT表示装置に関し、より詳細には該表
示装置においてシンボルの周囲にハローを発生してビデ
オ背景からシンボルを区別することに関するものであ
る。
（２）技術の背景 CRT表示装置上で、シンボルは背景上に重ね合わされる
ように書き込まれる。実際の表示のネガを表わす第１図
を見ると、シンボル20は、このシンボル20を取囲み境界
を定める背景ビデオ21によって、識別されにくくなって
いることがわかる。シンボル20に対する背景ビデオ21の
不明瞭化効果はシンボル20が背景ビデオ21と併合するよ
うに見えるCRT表示装置の右側で特に顕著である。
従つてCRT表示装置上のシンボルが背景ビデオと混同さ
れないようにする装置の必要性がある。
（３）発明の構成 本発明はビデオ表示装置においてシンボルの周囲にハロ
ー（ハロー効果）を発生してビデオ背景からシンボルを
区別する装置を提供するものである。装置は画素PX,Yの
マトリツクスを有するビデオ表示装置および印加信号に
応答して画素を照光する手段を備えている。座標を発生
し座標を表わす信号を発生し照光手段を座標と同期させ
る手段はビデオ表示装置に結合される。画素に対応する
アドレスを有する記憶装置はビデオビツト信号BX,Yを記
憶する。発生された座標I,Jを表わす座標発生装置から
の信号に応答して画素PI-1,J-1、PI,J-1、PI+1,J-1、P
I-1,J、PI,J、PI+1,J、PI-1,J+1、PI,J+1およびP
I+1,J+1に対応するアドレスを読取る手段は記憶装置お
よび座標発生手段に結合される。アドレス読取り手段に
はデジタル信号 を発生する手段が結合される。装置はさらに、座標発生
手段に結合されて発生された座標I,Jを表わす座標発生
手段からの信号に応答して画素PI,Jの所定照光輝度を発
生するビデオ背景信号を発生する手段を備えている。０
を表わすデジタル信号およびビデオ背景信号に応答して
第１信号を発生し１を表わすデジタル信号およびビデオ
背景信号に応答して第２信号を発生する手段を使用す
る。画素PI,Jは第２信号に応答してビデオ表示装置の照
光手段によつて所定輝度の所定分数で照光され、PI,Jは
第１信号に応答して照光手段によつて所定輝度で照光さ
れる。
本発明の好適な実施例は、同一出願人による「CRT表示
装置において照光画素を拡大する装置」と称する発明と
合せて使用する。好適な実施例は上述の装置と類似して
おり相違点は下記の通りである。すなわち各記憶アドレ
スはＸおよびY2進座標によつて識別され、ビデオビツト
信号はＸ座標が所定の第１の２進数字を有しておりＹ座
標が所定の第１の２進数字を有しているアドレスにのみ
記憶される。記憶装置から読取られるビデオビツト信号
BX,Yは画素PI,J、PI-1,J、PI-1,J+1、PI,J+1およびそれ
らを直接取囲んでいる画素すなわちPI-2,J-1、
PI-1,J-1、PI,J-1、PI+1,J-1、PI-2,J、PI+1,J、P
I-2,J+1、PI+1,J+1、PI-2,J+2、PI-1,J+2、PI,J+2およ
びPI+1,J+2に対応する。発生されるデジタル信号は下記
の通りである。すなわち 本発明の好適な実施例においてアドレス読取り装置は、
シフトレジスタまたはＤフリツプフロツプを備えている
遅延装置に結合されたシフトレジスタを備えている。上
記の照光輝度の所定分量は好ましくは1/2である。すな
わちシンボルの境界でのビデオ背景の輝度は好ましくは
1/2だけ低減される。このような輝度の低減によつてシ
ンボルの周囲に外観は黒く背景からシンボルを区別する
がちらつきを誘起しないハローが発生される。
（４）発明の実施例 本発明はビデオ背景からシンボルを区別するためCRT表
示装置上でシンボルの周囲にハローを発生する装置を提
供するものである。
CRT表示装置は画像記憶装置に結合する。CRT表示装置中
の画素は画像記憶装置中の対応するアドレスが「１」の
ビデオビツト信号を含んでいる場合シンボルとして照光
される。画像記憶装置中の対応するアドレスが「０」の
ビデオビツト信号を含んでいる場合画素はシンボルとし
て照光されない。CRT表示装置のビーム発生装置が現に
整列している画素はPI,Jで示すことができる。現に整列
している画素PI,Jに対応する画像記憶装置中のアドレス
中のビデオビツト信号はBI,Jで示すことができる。第２
図において、CRT表示装置のビーム発生装置が画像PI,J
と現に整列している際周囲の画素PI-1,J-1、PI,J-1、P
I+1,J-1、PI-1,J、PI+1,J、PI-1,J+1、PI,J+1およびP
I+1,J+1を考慮する。画素PI,Jに対応する記憶装置中の
アドレス中のビデオビツト信号BI,Jが「１」である場
合、PI,Jはシンボルの一部でありPI,Jでの背景ビデオは
変化しない。照光シンボルを含んでいる画素での背景は
シンボルの明確さを増強するために照光しなくてもよ
い。画素PI,Jに対応する記憶装置中のアドレス中のビデ
オビツト信号BI,Jが零である場合、PI,Jはシンボルとし
て照光されず従つてシンボルの境界の一部であつてもよ
い。これは周囲の画素PI-1,J-1、PI,J-1、PI+1,J-1、P
I-1,J、PI+1,J、PI-1,J+1、PI,J+1、PI+1,J+1のいずれ
かが照光される場合である。従つてBI,Jが零であり現に
整列している画素PI,Jを取囲んでいる画素に対応する記
憶装置中のアドレスのいずれかがビデオビツト信号１を
含んでいる際、PI,Jは照光シンボルの境界を定める。こ
の場合PI,Jでのビデオ背景照光の輝度はシンボルをより
識別しやすくするため低減される。
上記の手順は数学的に説明することができる。現に整列
している画素PI,Jでのビデオ背景照光の輝度のDSで示し
た薄光状態（薄暗い状態）は０あるいは１である。
「０」はPI,Jでのビデオ背景照光の輝度が変化しないこ
とを指示し、「１」はPI,Jでのビデオ背景照光の輝度が
低減することを指示する。上述の説明に従つて BX,Y加数は第２図中の９つの画素に対応するアドレス中
のビデオビツト信号である。和は「オア」動作を表わ
す。すなわちBX,Yのいずれか１つが１であるとき和は１
になりBX,Yの全部が零であるときのみ零になる。BI,Jは
前述のように画素PI,Jに対応するアドレス中のビデオビ
ツト信号である。BI,Jの上のバーは補数を示し、＝０
および＝１である。積は「アンド」動作を表わす。す
なわち積は両フアクターが１であるときのみ１になり他
の場合は零になる。従つてBI,Jが１でありPI,Jが照光シ
ンボルの一部であることを指示した場合、 DSに対する零値は現に整列している画素PI,Jでのビデオ
背景照光の輝度が上述の説明に従つて変化しないことを
指示する。BI,Jが０でありシンボルとしての画素PI,Jが
照光されないことを指示した場合、および画素PI,Jを取
囲んでいる第２図中の画素に対応するアドレス中でいず
れかのビデオビツト信号が１でありPI,Jがシンボルの境
界を定めることを指示した場合、 である。DSに対する１の値は画素PI,Jでのビデオ背景照
光の輝度が上述の説明に従つて低減することを指示す
る。BI,Jが零であり周囲の画素に対応するアドレスのビ
デオビツト信号の全部が零である場合、画素PI,Jはシン
ボルの境界を定めずPI,Jでのビデオ背景照光の輝度は変
化しない。この状態に対する計算したDSは０でありこれ
は上述の説明に合致する。
従つて現に整列している画素PI,Jでのビデオ背景照光の
輝度の薄光状態DSは下記のように表わすことができる。
すなわち 第３図において上記式は下記のように実現することがで
きる。
CRT表示装置41に結合されたコーデイネーター40は座標
を発生しCRT表示装置のビーム発生装置を発生された座
標に対応する画素と整列させる。コーデイネーター40は
アドレス読取り装置42にも結合されている。アドレス読
取り装置42は画像記憶装置43に結合されている。アドレ
ス読取り装置42はビーム発生装置が現に整列している画
素の座標を指示するコーデイネーター40からの信号に応
答して、画像記憶装置43から現に整列している画素と関
連した９つのアドレス中のビデオビツト信号を読取る。
すなわち前述のように現に整列している画素をPI,Jで示
して、画素PI,J、PI-1,J+1、PI,J+1、PI+1,J+1、
PI+1,J、PI+1,J-1、PI,J-1、PI-1,J-1、およびPI-1,Jに
各々対応する画像記憶装置43のアドレス中のビデオビツ
ト信号BI,J、PI-1,J+1、BI,J+1、BI+1,J+1、BI+1,J、B
I+1,J-1、BI,J-1、BI-1,J-1およびBI-1,Jはアドレス読
取り装置42によつて画像記憶装置43から読取られる。こ
れらの９つのビデオビツト信号は処理装置44に送られ該
装置は現に整列している画素PI,Jでのビデオ背景の薄光
状態を発生する。すなわち処理装置44は下記の式を生成
する。すなわち 背景ビデオ発生装置46はコーデイネーター40に結合され
ている。背景ビデオ発生装置46はコーデイネーター40に
よつて与えられる座標に対応する背景ビデオ信号を発生
する。各背景ビデオ信号によつて対応する画素中で所定
の照光輝度を発生するようになつている。背景ビデオ調
光装置45は背景ビデオ発生装置46から現に整列している
画素PI,Jに対応する背景ビデオ信号を受ける。処理装置
44からの零デジタル信号に応答して背景ビデオ調光装置
45はCRT表示装置41のビーム発生装置に不変化ビデオ背
景信号を印加しそれに従つてPI,Jを照光する。処理装置
44からの１デジタル信号に応答して背景ビデオ調光装置
45はCRT表示装置41のビーム発生装置に信号を印加し、
該ビーム発生装置はビデオ背景信号が発生するようにな
つていた輝度の所定の分量である輝度を有するPI,Jの照
光を発生する。この所定の分量は好ましくは1/2であ
る。この態様で照光シンボルの境界を定めているビデオ
背景は調光されてシンボルの周囲にこれを目立たせるハ
ローを発生する。
第４図において、本発明の好適な実施例においてアドレ
ス読取り装置はシフトレジスタおよび遅延装置を備えて
いる。シフトレジスタ50はブロツク51によつて受けられ
るビデオビツト信号BI-1,J-1、ブロツク52によつて受け
られるビデオビツト信号BI,J-1、およびブロツク53によ
つて受けられるビデオビツト信号BI+1,J-1と並列にロー
ドされる。第１の遅延後シフトレジスタ55はブロツク56
によつて受けられるビデオビツト信号BI-1,J、ブロツク
57によつて受けられるビデオビツト信号BI,J、およびブ
ロツク58によつて受けられるビデオビツト信号BI+1,Jと
平行にロードされる。第２の遅延後シフトレジスタ60は
ブロツク61によつて受けられるビデオビツト信号B
I-1,J+1、ブロツク62によつて受けられるビデオビツト
信号BI,J+1、およびブロツク63によつて受けられるビデ
オビツト信号BI+1,J+1と平行にロードされる。シフトレ
ジスタ50はブロツク51、52および53の内容を順次出力す
る。シフトレジスタ50が出力し始めた後シフトレジスタ
55はブロツク56、57および58の内容を順次出力する。シ
フトレジスタ55が出力し始めた後シフトレジスタ60はブ
ロツク61、62および63の内容を順次出力する。遅延装置
66はシフトレジスタ55の出力をシフトレジスタ60の出力
と同期させる。すなわち遅延装置66の第１出力BI-1,Jは
シフトレジスタ60の第１出力BI-1,J+1と一致し、遅延装
置66の第２出力はシフトレジスタ60の第２出力BI,J+1と
一致し、遅延装置66の第３出力はシフトレジスタ60の第
３出力BI+1,J+1と一致する。同様に遅延装置67はシフト
レジスタ50の出力をシフトレジスタ55の出力と同期さ
せ、よつてシフトレジスタ60の出力とも同期させる。
遅延装置66および67の動作後、同じＸ座標を有するシフ
トレジスタ50、55および60からのビデオビツト信号は時
間において同期される。遅延装置66および67の各々は好
ましくはシフトレジスタを備えている。遅延装置70は遅
延装置67の第１出力BI-1,J-1を受ける。遅延装置70は遅
延装置67によるビデオビツト信号BI,J-1の出力と同期し
てビデオビツト信号BI-1,J-1を出力する。ビデオビツト
信号BI-1,J-1は遅延装置71によつて受けられビデオビツ
ト信号BI,J-1は遅延装置70によつて受けられる。遅延装
置67によるBI+1,J-1の出力と同期して遅延装置71はB
I-1,J-1を出力し遅延装置70はBI,J-1を出力する。この
態様で３つのビデオビツト信号BI-1,J-1、BI,J-1および
BI+1,J-1は処理装置44に送るため同時に利用可能であ
る。遅延装置66の出力およびシフトレジスタ60の出力は
各々遅延装置73および74、および遅延装置76および77に
よつて同様に処理され、従つてビデオビツト信号
BI-1,J、BI,J、BI+1,Jおよびビデオビツト信号
BI-1,J+1、BI,JおよびBI+1,J+1は処理装置44に送るため
ビデオビツト信号BI-1,J-1、BI,J-1、BI+1,J-1と同期し
て全て同時に利用可能である。遅延装置70、71、73、7
4、76および77の各々は好ましくは標準Ｄフリツプフロ
ツプを備えている。
第５図において、処理装置44は好ましくはビデオビツト
信号BI,J、BI-1,J+1、BI,J+1、BI+1,J+1、BI+1,J、B
I+1,J-1、BI,J-1、BI-1,J-1およびBI-1,Jを受けこれら
の入力信号の論理和信号を発生する９入力オアゲート12
0を備えている。否定ゲート121はビデオビツト信号BI,J
を受け ビデオビツト信号を発生する。オアゲート120の出力お
よび否定ゲート121の出力はアンドゲート122に送られ、
該アンドゲートは所要デジタル信号すなわち を発生する。
第２の発明において各記憶アドレスはＸおよびY2進座標
によつて識別されビデオビツト信号はＸ座標が所定の第
１の２進数字を有しておりＹ座標が所定の第１の２進数
字を有しているアドレスにのみ記憶される。各照光画素
は３回生成される。これは第２の発明の説明で述べてい
るように、画素PI,J、PI-1,J、PI-1,J+1およびPI,J+1に
対応する画像記憶装置中のアドレスのいずれかに１のビ
デオビツト信号があるとき現に整列している画素PI,Jを
照光することによつて達成する。従つてビデオビツト信
号BI,J、BI-1,J、BI-1,J+1またはBI,J+1のいずれかが１
である場合PI,Jは照光シンボルの一部であり従つてPI,J
での背景ビデオは不変化である。ビデオビツト信号
BI,J、BI-1,J、BI-1,J+1およびBI,J+1のいずれもが１で
ない場合シンボルとしてのPI,Jは照光されない。画素P
I,J、PI-1,J、PI-1,J+1、PI,J+1を直接取囲んでいる画
素に対応する画像記憶装置中のアドレスのいずれかに１
のビデオビツト信号がある場合、PI,Jはシンボルの境界
を定めPI,Jでの背景照光の輝度は低減されてシンボルの
周囲に区別するハローを発生する。すなわち第６図にお
いて画素PI,J、PI-1,J、PI-1,J+1、PI,J+1に対応する記
憶アドレス中のビデオビツト信号が全て零であると仮定
して、周囲の画素PI-2,J+2、PI-1,J+2、PI,J+2、P
I+1,J+2、PI+1,J+1、PI+1,J、PI+1,J-1、PI,J-1、P
I-1,J-1、PI-2,J-1、PI-2,J、PI-2,J+1に対応する記憶
アドレスのいずれかに１のビデオビツト信号がある場
合、画素PI,Jはシンボルの境界を定める。例えばP
I-2,J+2の記憶アドレス中に１ビデオビツト信号がある
場合第２の発明はPI-1,J+2、PI-2,J+1およびPI-1,J+1を
照光する。従つてPI,Jは照光されたPI-1,J+1の境界を定
める。PI+1,J+2の記憶アドレス中に１ビデオビツト信号
がある場合、第２の発明はPI+2,J+2、PI+2,J+1およびP
I+1,J+1を照光する。従つてPI,Jは照光された
PI+1,J+1、の境界を定める。PI-2,J-1の記憶アドレス中
に１ビデオビツト信号がある場合、PI-1,J-1、PI-2,J-2
およびPI-1,J-2が照光される。従つてPI,Jは照光された
PI-1,J-1の境界を定める。他の周囲の画素のいずれかの
記憶アドレス中の１ビデオビツト信号は同様に画素PI,J
の境界を定める照光画素をもたらす。従つてPI,Jでの背
景照光の輝度は低減されてPI,Jが境界を定める照光シン
ボルに対する区別するハローを発生する。
数学的には現に整列している画素PI,Jでのビデオ背景の
上述の薄光状態DSは下記のように表わすことができる。
すなわち は画素PI,J、PI-1,J、PI-1,J+1、PI,J+1に対応する記憶
アドレス中のビデオビツト信号の論理和である。これら
のビデオビツト信号のいずれかが１である場合和は１で
ある。バーは補数を示す。従つてこの和が１である場合
補数は０でDSは零でありPI,Jでの背景照光の輝度は不変
化であることを指示する。これはPI,J、PI-1,J、P
I-1,J+1、PI,J+1に対応する記憶アドレス中でビデオビ
ツト信号の１つが１であるためPI,Jがシンボルとして照
光される状況に一致し、従つてPI,Jでの背景ビデオは不
変化のまま残される。画素PI,J、PI-1,J、PI-1,J+1、P
I,J+1に対応する記憶アドレス中の全部のビデオビツト
信号が零である場合、 これはシンボルとして照光されていないPI,Jに対応す
る。周囲の画素PI-2,J+2、PI-1,J+2、PI,J+2、
PI+1,J+2、PI+1,J+1、PI+1,J、PI+1,J-1、PI,J-1、P
I-1,J-1、PI-2,J-1、PI-2,JおよびPI-2,J+1に対応する
記憶アドレス中でビデオビツト信号のいずれかが１であ
る場合、 は１、およびDS＝１でありPI,Jでの背景照光の輝度は好
ましくは1/2だけ低減されることを指示する。これはP
I,Jがシンボルとして照光されないが、照光シンボルの
境界を定め、従つてPI,Jでのビデオ背景が薄暗くなつて
シンボルの周囲に区別するハローを発生する状況に一致
する。
従つてPI,Jでのビデオ背景の薄光状態DSは下記のように
表わすことができる。すなわち、 第３図において、上記式は前記の薄光状態の式の態様に
類似した態様で実現することができる。この場合アドレ
ス読取り装置42は第６図の16の中心画素に対応する画像
記憶装置43中のアドレスを読取る。処理装置44は上記の
DSに対する関係式を実現する。
第７図において、本発明のこの好適な実施例で使用され
ているアドレス読取り装置42は第４図の装置に類似して
いる。
４つのブロツクを有しているシフトレジスタ130はブロ
ツク131、132、133および134によつて各々受けられるビ
デオビツト信号BI-2,J-1、BI-1,J-1、BI,J-1およびB
I+1,J-1と平行にロードされる。第１の遅延後シフトレ
ジスタ140はブロック141、142、143および144によつて
各々受けられるビデオビツト信号BI-2,J、BI-1,J、BI,J
およびBI+1,Jと平行にロードされる。第２の遅延後シフ
トレジスタ150はブロツク151、152、153および154によ
つて各々受けられるビデオビツト信号BI-2,J+1、B
I-1,J+1、BI,J+1およびBI+1,J+1と平行にロードされ
る。第３の遅延後シフトレジスタ160はブロツク161、16
2、163および164によつて各々受けられるビデオビツト
信号BI-2,J+2、BI-1,J+2、BI,J+2およびBI+1,J+2と平行
にロードされる。前述のようにシフトレジスタの内容は
順次出力されシフトレジスタ130の第１出力を最初に生
起させシフトレジスタ160の第１出力を最後に生起させ
て時間においてスタがされる。遅延装置170、171および
172は各々シフトレジスタ130、140および150の出力をシ
フトレジスタ160の出力と同期させる。この態様で同じ
Ｘ座標を有するビデオビツト信号は時間において整列さ
れる。好ましくは遅延装置170、171および172は各々シ
フトレジスタを備えている。遅延装置170、遅延装置17
1、遅延装置172およびシフトレジスタ160の出力は各々
一連の遅延装置180、181および182、一連の遅延装置18
4、185および186、一連の遅延装置190、191および192、
一連の遅延装置195、196および197に送られ、該遅延装
置は全部のビデオビツト信号を処理装置44に送るため同
時に利用可能にする。好ましくは各遅延装置180、181、
182、184、185、186、190、191、192、195、196および1
97は標準Ｄフリツプフロツプを備えている。
第８図において、本発明の好適な実施例において下記の
式すなわち を実現する処置装置44は16入力オアゲート200を備えて
おり、該オアゲートはDSに対する式中の第１の加算符号
に対応する16ビデオビツト信号を受けその論理和信号を
発生する。４入力オアゲート201はDSに対する式中の第
２の加算符号に対応する４ビデオビツト信号を受けその
論理和信号を発生する。オアゲート201の出力はその補
完を発生する否定ゲート202によつて受けられる。否定
ゲート202およびオアゲート200の出力はそれからアンド
積信号を発生するアンドゲート203によつて受けられ
る。アンドゲート203の出力は背景ビデオ調光装置45に
送られる。
シンボルは前記第２の発明を介して発生されその周囲の
ハローは本発明の上述の好適な実施例を介して発生され
る。前記第２の発明で使用されている論理和信号すなわ
ち は本発明の第８図のオアゲート201の出力から引出すこ
とができる。
本発明の構成要素は当該技術において周知のものあるい
は当業者によつて容易に案出される如きものである。第
３図において、画像記憶装置43、コーデイネーター40、
背景ビデオ発生装置46、およびCRT表示装置41は従来の
周知の装置である。背景ビデオ信号を送つたりそれらを
変化させて照光輝度を低減したりする背景ビデオ調光装
置45は当業者によつて容易に案出される。上述のアドレ
ス読取り装置の他の変更例および上述の処理装置の他の
変更例も当業者によつて容易に案出される。
本発明の好適な実施例を説明したが使用した用語は説明
のためで限定するものではなく、広い見地から本発明の
真の範囲と精神から逸脱することなく特許請求の範囲内
で変更が可能であることを理解されたい。
【図面の簡単な説明】
第１図はCRT表示装置におけるシンボルの背景との混同
を示す概略図、第２図は本発明の好適な実施例における
画素の概略図であり、該画素の記憶アドレス内容は画素
PI,Jでのビデオ背景の状態を決定し、第３図は本発明の
好適な実施例のブロツク図、第４図は本発明の好適な実
施例で使用するアドレス読取り装置および処理装置のブ
ロツク図、第５図は本発明の好適な実施例で使用する処
理装置の概略図、第６図は本発明の好適な実施例におい
て背景照光の輝度が画素PI,Jで低減される状況を説明す
るのに使用する概略図、第７図は本発明の好適な実施例
で使用するアドレス読取り装置および処理装置のブロツ
ク図、第８図は本発明の好適な実施例で使用する処理装
置および背景ビデオ調光装置の部分的にブロツク図にな
つている概略図である。 図中、40…コーデイネーター、41…CRT表示装置、42…
アドレス読取り装置、43…画像記憶装置、44…処理装
置、45…背景ビデオ調光装置、46…背景ビデオ発生装
置、50、55、60…シフトレジスタ、51、52、53、56、5
7、58、61、62、63…ブロツク、66、67、70、71、73、7
4、76、77…遅延装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミツチエル ジヨン ジヨンソン アメリカ合衆国アリゾナ州85022，フイー ニクス，ノース・セカンド・ストリート・ 12809 (56)参考文献 特開 昭57−185481（ＪＰ，Ａ) 特開 昭58−97085（ＪＰ，Ａ) 特開 昭53−7136（ＪＰ，Ａ) 特開 昭49−75030（ＪＰ，Ａ) 特開 昭56−106276（ＪＰ，Ａ)

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】ビデオ表示装置におけるCRT表示シンボル
    用ハロー発生装置において、 PX,Yで示した画像のマトリックス、及び印加信号に応答
    して上記画素を照光する手段を備えているビデオデータ
    表示手段と、 上記ビデオ表示手段に結合されて、座標を発生し、上記
    座標を表わす信号を発生し、上記照光手段を上記座標と
    同期させる手段と、 上記画素に対応するアドレスを備え、BX,Yで示したビデ
    オビット信号を記憶する手段と、 上記記憶手段及び上記座標発生手段に結合されて、発生
    した座標i,jを表わす上記座標発生手段からの信号に応
    答して、画素PI-1,J-1、PI,J-1 、PI+1,J-1、PI-1,J、P
    1,J、PI+1,J、PI-1,J+1、PI,J+1及びPI+1,J+1に対応す
    る上記アドレスを読み取る手段と、 上記アドレス読み取り手段に結合されて、以下の式で表
    わされるデジタル信号 を発生する手段と、 上記座標発生手段に結合されて、上記発生された座標i,
    jを表わす上記座標発生手段からの信号に応答して、前
    記画素PI,Jの所定照光輝度を発生するビデオ背景信号を
    発生する手段と、 上記ビデオ表示手段、上記デジタル信号発生手段、及び
    上記ビデオ背景信号発生手段に結合されて、０を表わす
    デジタル信号及び上記ビデオ背景信号に応答して、第１
    信号を発生し、１を表わすデジタル信号及び上記ビデオ
    背景信号に応答して、第２信号を発生する手段とを備え
    ており、 上記画素PI,Jは、上記第２信号に応答して、上記ビデオ
    表示手段の上記照光手段によって上記所定輝度の所定分
    量で照光され、上記画素PI,Jは、上記第１信号に応答し
    て上記所定輝度で上記照光手段によって照光されること
    を特徴とする、ハロー発生装置。
  2. 【請求項２】特許請求の範囲第１項に記載の装置におい
    て、上記記憶手段は、画像記憶装置を備えていることを
    特徴とする、上記ハロー発生装置。
  3. 【請求項３】特許請求の範囲第２項に記載の装置におい
    て、上記ビデオ表示手段は、CRT表示装置を備えている
    ことを特徴とする、上記ハロー発生装置。
  4. 【請求項４】特許請求の範囲第３項に記載の装置におい
    て、上記所定分量は、ほぼ1/2であることを特徴とす
    る、上記ハロー発生装置。
  5. 【請求項５】特許請求の範囲第４項に記載の装置におい
    て、上記アドレス読み取り手段は、３ブロックを備えて
    いる第１シフトレジスタと、３ブロックを備えている第
    ２シフトレジスタと、３ブロックを備えている第３シフ
    トレジスタと、上記第１シフトレジスタに結合された第
    １遅延装置と、上記第１遅延装置に結合された第２遅延
    装置と、上記第２遅延装置に結合された第３遅延装置
    と、上記第２シフトレジスタに結合された第４遅延装置
    と、上記第４遅延装置に結合された第５遅延装置と、上
    記第５遅延装置に結合された第６遅延装置と、上記第３
    シフトレジスタに結合された第７遅延装置と、上記第７
    遅延装置に結合された第８遅延装置とを、備えているこ
    とを特徴とする、上記ハロー発生装置。
  6. 【請求項６】特許請求の範囲第５項に記載の装置におい
    て、上記デジタル信号発生手段は、９つの入力端子を有
    するオアゲートと、否定ゲートと、上記オアゲート及び
    上記否定ゲートから出力信号を受けるように結合された
    アンドゲートとを、備えていることを特徴とする、上記
    ハロー発生装置。
  7. 【請求項７】特許請求の範囲第６項に記載の装置におい
    て、上記第１遅延装置はシフトレジスタを備えており、
    上記第４遅延装置もシフトレジスタを備えていることを
    特徴とする、上記ハロー発生装置。
  8. 【請求項８】特許請求の範囲第７項に記載の装置におい
    て、上記第２遅延装置、上記第３遅延装置、上記第５遅
    延装置、上記第６遅延装置、上記第７遅延装置、及び第
    ８遅延装置は、各々Ｄフリップフロップを備えているこ
    とを特徴とする、上記ハロー発生装置。
  9. 【請求項９】特許請求の範囲第１項に記載の装置におい
    て、上記所定分量は、ほぼ1/2であることを特徴とす
    る、上記ハロー発生装置。
  10. 【請求項１０】特許請求の範囲第９項に記載の装置にお
    いて、上記アドレス読み取り手段は、３ブロックを備え
    ている第１シフトレジスタと、３ブロックを備えている
    第２シフトレジスタと、３ブロックを備えている第３シ
    フトレジスタと、上記第１シフトレジスタに結合された
    第１遅延装置と、上記第１遅延装置に結合された第２遅
    延装置と、上記第２遅延装置に結合された第３遅延装置
    と、上記第２シフトレジスタに結合された第４遅延装置
    と、上記第４遅延装置に結合された第５遅延装置と、上
    記第５遅延装置に結合された第６遅延装置と、上記第３
    シフトレジスタに結合された第７遅延装置と、上記第７
    遅延装置に結合された第８遅延装置とを、備えているこ
    とを特徴とする、上記ハロー発生装置。
  11. 【請求項１１】特許請求の範囲第10項に記載の装置にお
    いて、上記第１遅延装置はシフトレジスタを備えてお
    り、上記第４遅延装置はシフトレジスタを備えており、
    上記第２、第３、第５、第６、第７および第８遅延装置
    は各々Ｄフリップフロップを備えていることを特徴とす
    る上記ハロー発生装置。
  12. 【請求項１２】ビデオ表示装置において照光画素を拡大
    することによって発生されたシンボルの周囲にハローを
    発生する装置において、 PX,Yで示した画素のマトリックスおよび印加信号に応答
    して上記画素を照光する手段を備えているビデオデータ
    を表示する手段と、 上記ビデオ表示手段に結合されて座標を発生し上記座標
    を表わす信号を発生し上記照光手段を上記座標と同期さ
    せる手段と、 上記画素に対応するアドレスを有しているBX,Yで示した
    ビデオビット信号を記憶する手段と、 上記各アドレスはＸおよびＹ二進座標によって識別さ
    れ、上記ビデオビット信号はＸ座標が所定の第１の二進
    数字を有しておりＹ座標が所定の第１の二進数字を有し
    ている上記アドレスにおいてのみ記憶され、上記記憶手
    段および上記座標発生手段に結合されて発生された座標
    i,jを表わす上記座標発生手段からの信号に応答して画
    素PI-2,J-1、PI-1,J-1、PI,J-1、PI+1,J-1、PI-2,J、P
    I-1,J 、PI,J、PI+1,J、PI-2,J+1、PI-1,J+1 、PI,J+1、P
    I+1,J+1、PI-2,J+2、PI-1,J+2、PI,J+2、PI+1,J+2に対
    応する上記アドレスを読み取る手段と、 上記アドレス読み取り手段に結合されて下記のデジタル
    信号すなわち を発生する手段と、 上記座標発生手段に結合されて上記発生された座標i,j
    を表わす上記座標発生手段からの信号に応答して上記画
    素PI,Jの所定照光輝度を発生するビデオ背景信号を発生
    する手段と、 上記ビデオ表示手段、上記デジタル信号発生手段および
    上記ビデオ背景信号発生手段に結合されて０を表わすデ
    ジタル信号および上記ビデオ背景信号に応答して第１信
    号を発生し１を表わすデジタル信号および上記ビデオ背
    景信号に応答して第２信号を発生する手段とを備えてお
    り、 上記画素PI,Jは、上記第２信号に応答して上記ビデオ表
    示手段の上記照光手段によって上記所定輝度の所定分量
    で照光され、上記画素PI,Jは上記第１信号に応答して上
    記所定輝度で上記照光手段によって照光されることを特
    徴とする上記ハロー発生装置。
  13. 【請求項１３】特許請求の範囲第12項に記載の装置にお
    いて、上記記憶手段は画像記憶装置を備えていることを
    特徴とする上記ハロー発生装置。
  14. 【請求項１４】特許請求の範囲第13項に記載の装置にお
    いて、上記ビデオ表示手段はCRT表示装置を備えている
    ことを特徴とする上記ハロー発生装置。
  15. 【請求項１５】特許請求の範囲第14項に記載の装置にお
    いて、上記所定分量はほぼ1/2であることを特徴とする
    上記ハロー発生装置。
  16. 【請求項１６】特許請求の範囲第15項に記載の装置にお
    いて、上記アドレス読み取り手段は４ブロックを備えて
    いる第１シフトレジスタと、上記第１シフトレジスタに
    結合された第１遅延装置と、上記第１遅延装置に結合さ
    れた第２遅延装置と、上記第２遅延装置に結合された第
    ３遅延装置と、上記第３遅延装置に結合された第４遅延
    装置と、４ブロックを備えている第２シフトレジスタ
    と、上記第２シフトレジスタに結合された第５遅延装置
    と、上記第５遅延装置に結合された第６遅延装置と、上
    記第６遅延装置に結合された第７遅延装置と、上記第７
    遅延装置に結合された第８遅延装置と、４ブロックを備
    えている第３シフトレジスタと、上記第３シフトレジス
    タに結合された第９遅延装置と、上記第９遅延装置に結
    合された第10遅延装置と、上記第10遅延装置に結合され
    た第11遅延装置と、上記第11遅延装置に結合された第12
    遅延装置と、４ブロックを備えている第４シフトレジス
    タと、上記第４シフトレジスタに結合された第13遅延装
    置と、上記第13遅延装置に結合された第14遅延装置と、
    上記第14遅延装置に結合された第15遅延装置とを備えて
    いることを特徴とする上記ハロー発生装置。
  17. 【請求項１７】特許請求の範囲第16項に記載の装置にお
    いて、上記デジタル信号発生手段は、16の入力端子を有
    する第１オアゲートと、４つの入力端子を有する第２オ
    アゲートと、上記第２オアゲートから出力信号を受ける
    ように結合された否定ゲートと、上記否定ゲートおよび
    上記第１オアゲートから出力信号を受けるように結合さ
    れたアンドゲートとを備えていることを特徴とする上記
    ハロー発生装置。
  18. 【請求項１８】特許請求の範囲第17項に記載の装置にお
    いて、上記第１遅延装置、上記第５遅延装置および上記
    第９遅延装置は、各々シフトレジスタを備えていること
    を特徴とする上記ハロー発生装置。
  19. 【請求項１９】特許請求の範囲第18項に記載の装置にお
    いて、上記第２遅延装置、上記第３遅延装置、上記第４
    遅延装置、上記第６遅延装置、上記第７遅延装置、上記
    第８遅延装置、上記第10遅延装置、上記第11遅延装置、
    上記第12遅延装置、上記第13遅延装置、上記第14遅延装
    置、および上記第15遅延装置は、各々Ｄフリップフロッ
    プを備えていることを特徴とする上記ハロー発生装置。
  20. 【請求項２０】特許請求の範囲第12項に記載の装置にお
    いて、上記所定分量はほぼ1/2であることを特徴とする
    上記ハロー発生装置。
  21. 【請求項２１】特許請求の範囲第20項に記載の装置にお
    いて、上記アドレス読み取り手段は４ブロックを備えて
    いる第１シフトレジスタと、上記第１シフトレジスタに
    結合された第１遅延装置と、上記第１遅延装置に結合さ
    れた第２遅延装置と、上記第２遅延装置に結合された第
    ３遅延装置と、上記第３遅延装置に結合された第４遅延
    装置と、４ブロックを備えている第２シフトレジスタ
    と、上記第２シフトレジスタに結合された第５遅延装置
    と、上記第５遅延装置に結合された第６遅延装置と、上
    記第６遅延装置に結合された第７遅延装置と、上記第７
    遅延装置に結合された第８遅延装置と、４ブロックを備
    えている第３シフトレジスタと、上記第３シフトレジス
    タに結合された第９遅延装置と、上記第９遅延装置に結
    合された第10遅延装置と、上記第10遅延装置に結合され
    た第11遅延装置と、上記第11遅延装置に結合された第12
    遅延装置と、４ブロックを備えている第４シフトレジス
    タと、上記第４シフトレジスタに結合された第13遅延装
    置と、上記第13遅延装置に結合された第14遅延装置と、
    上記第14遅延装置と結合された第15遅延装置とを備えて
    いることを特徴とする上記ハロー発生装置。
  22. 【請求項２２】特許請求の範囲第21項に記載の装置にお
    いて、上記第１、第５および第９遅延装置は、各々、シ
    フトレジスタを備えており、上記第２、第３、第４、第
    ６、第７、第８、第10、第11、第12、第13、第14および
    第15遅延装置は各々Ｄフリップフロップを備えているこ
    とを特徴とする上記ハロー発生装置。
JP59212406A 1983-11-18 1984-10-09 Ｃｒｔ表示シンボル用ハロー発生装置 Expired - Lifetime JPH0756588B2 (ja)

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