JPS60119596A - Ｃｒｔ表示シンボル用ハロ−発生装置 - Google Patents
Ｃｒｔ表示シンボル用ハロ−発生装置Info
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- JPS60119596A JPS60119596A JP59212406A JP21240684A JPS60119596A JP S60119596 A JPS60119596 A JP S60119596A JP 59212406 A JP59212406 A JP 59212406A JP 21240684 A JP21240684 A JP 21240684A JP S60119596 A JPS60119596 A JP S60119596A
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
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- G09G5/28—Generation of individual character patterns for enhancement of character form, e.g. smoothing
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- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は一般にＣＲ１表示装置に関し、よシ詳細には該
表示装置においてシンボルの周囲に・・ローを発生して
ビデオ背景からシンボルを区別することに関するもので
ある。
表示装置においてシンボルの周囲に・・ローを発生して
ビデオ背景からシンボルを区別することに関するもので
ある。
（２）技術の背景
背景ビデオ上にあるシンボルはＣＲＴ表示装置上に書込
まれる。実際の表示のネガである第１図においてシンボ
ル２０はシンボル２０を取囲み境界を定めを背景ビデ第
２１によって識別しにくくされる。シンボル２０に対す
る背景ビデ第２１の不明瞭化効果はシンボル２０が背景
ビデ第２１と併合するように見えるＣ１１．Ｔ表示装置
の右側で特に顕著である。
まれる。実際の表示のネガである第１図においてシンボ
ル２０はシンボル２０を取囲み境界を定めを背景ビデ第
２１によって識別しにくくされる。シンボル２０に対す
る背景ビデ第２１の不明瞭化効果はシンボル２０が背景
ビデ第２１と併合するように見えるＣ１１．Ｔ表示装置
の右側で特に顕著である。
従ってＣＲ１表示装置上のシンボルが背景ビデオと混同
されないようにする装置の必要性がある。
されないようにする装置の必要性がある。
（３）発明の構成
本発明はビデオ表示装置においてシンボルの周囲にハロ
ー（ハロー効果）を発生してビデオ背景からシンボルを
区別する装置を提供するものである。装置は画素Ｉ’ｘ
、ｙのマトリックスを有するビデオ表示装置および印加
信号に応答して画素を照光する手段を備えている。座標
を発生し座標を表わす信号を発生し照光手段を座標と同
期させる手段はビデオ表示装置に結合される。画素に対
応するアドレスを有する記憶装置はビデオビット信号Ｂ
Ｘ、Ｙを記憶する。発生された座標１．Ｊを表わす座標
発生装置からの信号に応答して画素ＰＩ−１，Ｊ −１
ｓ Ｐｌ、Ｊ−１ｓ ＰＩ＋１゜Ｊ−１％ ｌ’ｌ−１
，Ｊ％ ＰＬ、Ｊ％ ＰＩ＋１ 、Ｊ ｂ ＰＩ−１、
Ｊ＋１１Ｐ１．Ｊ＋１および”Ｉ＋１．Ｊ＋１ に対応
するアドレスを読取る手段は記憶装置および座標発生手
段に結合される。アドレス読取り手段にはデジタル生す
る手段が結合される。装置はさらに、座標発生手段に結
合されて発生された座標１．Ｊを表わす座標発生手段か
らの信号に応答して画素Ｐ１．Ｊの所定照光輝度を発生
するビデオ背景信号を発生する手段を備えている。零デ
ジタル信号およびビデオ背景信号に応答して第１信号を
発生し１デジタル信号およびビデオ背景信号に応答して
第２信号を発生する手段を使用する。
ー（ハロー効果）を発生してビデオ背景からシンボルを
区別する装置を提供するものである。装置は画素Ｉ’ｘ
、ｙのマトリックスを有するビデオ表示装置および印加
信号に応答して画素を照光する手段を備えている。座標
を発生し座標を表わす信号を発生し照光手段を座標と同
期させる手段はビデオ表示装置に結合される。画素に対
応するアドレスを有する記憶装置はビデオビット信号Ｂ
Ｘ、Ｙを記憶する。発生された座標１．Ｊを表わす座標
発生装置からの信号に応答して画素ＰＩ−１，Ｊ −１
ｓ Ｐｌ、Ｊ−１ｓ ＰＩ＋１゜Ｊ−１％ ｌ’ｌ−１
，Ｊ％ ＰＬ、Ｊ％ ＰＩ＋１ 、Ｊ ｂ ＰＩ−１、
Ｊ＋１１Ｐ１．Ｊ＋１および”Ｉ＋１．Ｊ＋１ に対応
するアドレスを読取る手段は記憶装置および座標発生手
段に結合される。アドレス読取り手段にはデジタル生す
る手段が結合される。装置はさらに、座標発生手段に結
合されて発生された座標１．Ｊを表わす座標発生手段か
らの信号に応答して画素Ｐ１．Ｊの所定照光輝度を発生
するビデオ背景信号を発生する手段を備えている。零デ
ジタル信号およびビデオ背景信号に応答して第１信号を
発生し１デジタル信号およびビデオ背景信号に応答して
第２信号を発生する手段を使用する。
画素”１．Ｊは第２信号に応答してビデオ表示装置の照
光手段によって所定輝度の所定分数で照光されｂ ＰＩ
、Ｊは第１１キ号に応答して照光手段によって所定輝反
で照光される。
光手段によって所定輝度の所定分数で照光されｂ ＰＩ
、Ｊは第１１キ号に応答して照光手段によって所定輝反
で照光される。
本発明の好適な実施例は、同一出願人によるＩ”ＣＲ１
表示装置に介いて照光画素を拡大する装置」と称する発
明と結合して使用する。好適な実施例は上述の装置と類
似しておシ相違点は下記の通シである。すなわち各記憶
アドレスはＸおよびＹ２進座標によって識別され、ビデ
オビット信号はＸ座標が所定の第１の２進数字を有して
おシＹ座標が所定の第１の２進数字を有しているアドレ
スにのみ記憶される。記憶装置から読取られるビデオビ
ット信号１３え、Ｙは画素Ｐ１．Ｊ ％ ”Ｉ−１、Ｊ
４ ＰＩ−１、Ｊ＋１％ ”Ｉ、Ｊ＋１ およびそれ
らを直接取囲んでいる画素すなわちＰＩ−２゜Ｊ−１％
ＰＩ−１．Ｊ−１％”１．Ｊ−１ｓ ＰＩ＋１．Ｊ−１
５ＰＩ−２，Ｊ ｓ Ｉ＋４ 、Ｊ％ ＰＩ−２，Ｊ＋
１ ％ ”Ｉ＋１．Ｊ＋１ ％ＰＩ−２，Ｊ＋２ ｓ
”Ｉ−１，Ｊ＋２ ｓ ”１．Ｊ＋２および”Ｉ＋１゜
Ｊ’＋２に対応する。発生されるデジタル信号は下ｉ己
のノ由りである。すなわち 本発明の好適な実施例においてアドレス読取り装置は、
シフトレジスタまだはＤフリップフロップを備えている
遅延装置に結合されたシフトレジスタを備えている。上
記の照光輝度の所定分数は好ましくはとである。すなわ
ちシンボルの境界でのビデオ背景の輝度は好ましくは３
だけ低減される。このような輝度の低減によってシンボ
ルの周囲に外観は黒く背景からシンボル全区別するがち
らつきを誘起しないハローが発生される。
表示装置に介いて照光画素を拡大する装置」と称する発
明と結合して使用する。好適な実施例は上述の装置と類
似しておシ相違点は下記の通シである。すなわち各記憶
アドレスはＸおよびＹ２進座標によって識別され、ビデ
オビット信号はＸ座標が所定の第１の２進数字を有して
おシＹ座標が所定の第１の２進数字を有しているアドレ
スにのみ記憶される。記憶装置から読取られるビデオビ
ット信号１３え、Ｙは画素Ｐ１．Ｊ ％ ”Ｉ−１、Ｊ
４ ＰＩ−１、Ｊ＋１％ ”Ｉ、Ｊ＋１ およびそれ
らを直接取囲んでいる画素すなわちＰＩ−２゜Ｊ−１％
ＰＩ−１．Ｊ−１％”１．Ｊ−１ｓ ＰＩ＋１．Ｊ−１
５ＰＩ−２，Ｊ ｓ Ｉ＋４ 、Ｊ％ ＰＩ−２，Ｊ＋
１ ％ ”Ｉ＋１．Ｊ＋１ ％ＰＩ−２，Ｊ＋２ ｓ
”Ｉ−１，Ｊ＋２ ｓ ”１．Ｊ＋２および”Ｉ＋１゜
Ｊ’＋２に対応する。発生されるデジタル信号は下ｉ己
のノ由りである。すなわち 本発明の好適な実施例においてアドレス読取り装置は、
シフトレジスタまだはＤフリップフロップを備えている
遅延装置に結合されたシフトレジスタを備えている。上
記の照光輝度の所定分数は好ましくはとである。すなわ
ちシンボルの境界でのビデオ背景の輝度は好ましくは３
だけ低減される。このような輝度の低減によってシンボ
ルの周囲に外観は黒く背景からシンボル全区別するがち
らつきを誘起しないハローが発生される。
（４） 発明の実施例
本発明はビデオ背景からシンボルを区別するためＣＲＴ
表示装置上でシンボルの周囲にハローを発生する装置を
もたらす。
表示装置上でシンボルの周囲にハローを発生する装置を
もたらす。
（４Ｔ表示装置は画像記憶装置に結合する。
ＣＩＬＴ表示装置中の画素は画像記憶装置中の対応する
アドレスが１１」のビデオビット信号を含んでいる場合
シンボルとして照光される。画像記憶装置中の対応する
アドレスが「口」のビデオビット信号を含んでいる場合
画素はシンボルとして照光されない。ＣＲ１表示装置の
ビーム発生装置が現に整列している画素はＰＩ、Ｊ で
示すことができる。現に整列している画素”１．Ｊに対
応する画１象記憶装置中のアドレス中のビデオビット信
号はＢ で示すことができる。第１、Ｊ ２図において、（ｌ（、Ｔ表示装置のビーム発生装置が
画像Ｐ と現に整列している際周囲の画１、Ｊ 素 ＰＩ−１、Ｊ−１％ ”１．Ｊ−１ｓ ”ｆ＋１．
Ｊ−１％ ＰＩ−１、Ｊ ％ＰＩ＋１．Ｊ１”Ｉ−１，
Ｊ−Ｎ １Ｐ１．Ｊ−ＮおよびＰ■→−１，Ｊ＋１ を考慮する。画素Ｐｉ、Ｊに対応する記憶装置中のアド
レス中のビデオビット信号Ｂ１．ＪがｒｌＪである場合
、Ｐｌ、Ｊはシンボルの一部でアリＰ１．Ｊ での背景
ビデオは変化しない。照光シンボルを含んでいる画素で
の背景はシンボルの明確さを増強するために照光しなく
てもよい。画素ＰＨ，Ｊ に対応する記憶装置中のアド
レス中のビデオビット信号Ｂ １ 、Ｊ が零である場
合、Ｐｘ、Ｊ＆よシンボルとして照光されず従ってシン
ボルのにＪ、界の一部であってもよい。これは周囲の１
１蝉へ”ｌ−１，Ｊ−１％ Ｐｌ、Ｊ−１４Ｐｌ＋１．
Ｊ−１隻ＰＬ−Ａ、Ｊ％ＰＩ＋１．Ｊ％ ”Ｉ−１，Ｊ
＋１％ Ｐｉ、Ｊ＋１％ ”Ｉ＋１．Ｊ＋１ のいずれ
かが照光される場合である。従ってＢ１．Ｊが４であり
現に整列している画素ＰＩ、Ｊ を取囲んでいる両嵩に
対応する記憶装置中のアドレスのいずれかがビデオビッ
ト信号１を含んでいる際、 ｐ １． Ｊは照光シンボ
ルの境界を足める。この場合１’１．Ｊ でのビデオ背
景照光の輝度はシンボルをより識別しやすくするため低
減される。
アドレスが１１」のビデオビット信号を含んでいる場合
シンボルとして照光される。画像記憶装置中の対応する
アドレスが「口」のビデオビット信号を含んでいる場合
画素はシンボルとして照光されない。ＣＲ１表示装置の
ビーム発生装置が現に整列している画素はＰＩ、Ｊ で
示すことができる。現に整列している画素”１．Ｊに対
応する画１象記憶装置中のアドレス中のビデオビット信
号はＢ で示すことができる。第１、Ｊ ２図において、（ｌ（、Ｔ表示装置のビーム発生装置が
画像Ｐ と現に整列している際周囲の画１、Ｊ 素 ＰＩ−１、Ｊ−１％ ”１．Ｊ−１ｓ ”ｆ＋１．
Ｊ−１％ ＰＩ−１、Ｊ ％ＰＩ＋１．Ｊ１”Ｉ−１，
Ｊ−Ｎ １Ｐ１．Ｊ−ＮおよびＰ■→−１，Ｊ＋１ を考慮する。画素Ｐｉ、Ｊに対応する記憶装置中のアド
レス中のビデオビット信号Ｂ１．ＪがｒｌＪである場合
、Ｐｌ、Ｊはシンボルの一部でアリＰ１．Ｊ での背景
ビデオは変化しない。照光シンボルを含んでいる画素で
の背景はシンボルの明確さを増強するために照光しなく
てもよい。画素ＰＨ，Ｊ に対応する記憶装置中のアド
レス中のビデオビット信号Ｂ １ 、Ｊ が零である場
合、Ｐｘ、Ｊ＆よシンボルとして照光されず従ってシン
ボルのにＪ、界の一部であってもよい。これは周囲の１
１蝉へ”ｌ−１，Ｊ−１％ Ｐｌ、Ｊ−１４Ｐｌ＋１．
Ｊ−１隻ＰＬ−Ａ、Ｊ％ＰＩ＋１．Ｊ％ ”Ｉ−１，Ｊ
＋１％ Ｐｉ、Ｊ＋１％ ”Ｉ＋１．Ｊ＋１ のいずれ
かが照光される場合である。従ってＢ１．Ｊが４であり
現に整列している画素ＰＩ、Ｊ を取囲んでいる両嵩に
対応する記憶装置中のアドレスのいずれかがビデオビッ
ト信号１を含んでいる際、 ｐ １． Ｊは照光シンボ
ルの境界を足める。この場合１’１．Ｊ でのビデオ背
景照光の輝度はシンボルをより識別しやすくするため低
減される。
上記の手順は数学的に説明することができる。
現に整列している画素Ｐ１．Ｊ でのビデオ背景照光の
旧（度のＤＳで示した薄光状態（薄暗い状態）は０ある
いは１である。「０」はＰｌ、Ｊでのビデオｌ７京照光
の輝度が変化しないことを指示し、「１」はＰ１．Ｊで
のビデオ背景照光の輝度が低減することを指示する。上
述の説明に従って１３ｘ、ｙ加数は第２図中の９つの画
素に対応するアドレス中のビデオビット信号である。和
は「オア」動作を衣わす。すなわちｌ’３ｘ、ｙのいず
れか１つが１であるとき和は１になシＢＸ、Ｙの全部が
零であるときのみ零になる。Ｂ１．Ｊは前述のように画
素Ｐ１．Ｊに対応するアドレス中のビデオビット信号で
ある。Ｂ１．Ｊ の上のバーは補完を示し、１＝０およ
び０＝１である。積は「アンド」動作を表わす。すなわ
ち積は両ファクターが１であるときのみ１になり朋の場
合は零になる。従ってＢ１．Ｊが１で６９ＰＩ、Ｊが照
光シンボルの一部であることを指示した場合、Ｂ Ｉ、
Ｊ ＝ １ ＝ ０ および ＤＳに対する零値は現に整列している画素Ｐ１．Ｊ で
のビデオ背景照光の輝度が上述の説明に従って変化しな
いことを指示する。ＢＩ、Ｊが０でありシンボルとして
の画素Ｐ１．Ｊ が照光されないことを指示した場合、
および画素Ｐ１．Ｊを取囲んでいる第２図中の画素に対
応するアドレス中でいずれかのビデオビット信号が１で
ありＰＩ、Ｊ がシンボルの境界を定めることを指示し
た場合、Ｂ１．Ｊ ”” ’ およびである。ＤＳに対
する１の値は画素Ｐ１．Ｊ でのビデオ背景照光の輝度
が上述の説明に従って低減すること全指示する。Ｂ１．
Ｊ が零であシ周囲の画素に対応するアドレスのビデオ
ビット信号の全部が零である場合、画素ＰＬ、Ｊはシン
ボルの境界を定めずＰ１．Ｊ でのビデオ背景照光の輝
度は変化しない。この状態に対する計算したＤＳは０で
あシこれは上述の説明に合致する。
旧（度のＤＳで示した薄光状態（薄暗い状態）は０ある
いは１である。「０」はＰｌ、Ｊでのビデオｌ７京照光
の輝度が変化しないことを指示し、「１」はＰ１．Ｊで
のビデオ背景照光の輝度が低減することを指示する。上
述の説明に従って１３ｘ、ｙ加数は第２図中の９つの画
素に対応するアドレス中のビデオビット信号である。和
は「オア」動作を衣わす。すなわちｌ’３ｘ、ｙのいず
れか１つが１であるとき和は１になシＢＸ、Ｙの全部が
零であるときのみ零になる。Ｂ１．Ｊは前述のように画
素Ｐ１．Ｊに対応するアドレス中のビデオビット信号で
ある。Ｂ１．Ｊ の上のバーは補完を示し、１＝０およ
び０＝１である。積は「アンド」動作を表わす。すなわ
ち積は両ファクターが１であるときのみ１になり朋の場
合は零になる。従ってＢ１．Ｊが１で６９ＰＩ、Ｊが照
光シンボルの一部であることを指示した場合、Ｂ Ｉ、
Ｊ ＝ １ ＝ ０ および ＤＳに対する零値は現に整列している画素Ｐ１．Ｊ で
のビデオ背景照光の輝度が上述の説明に従って変化しな
いことを指示する。ＢＩ、Ｊが０でありシンボルとして
の画素Ｐ１．Ｊ が照光されないことを指示した場合、
および画素Ｐ１．Ｊを取囲んでいる第２図中の画素に対
応するアドレス中でいずれかのビデオビット信号が１で
ありＰＩ、Ｊ がシンボルの境界を定めることを指示し
た場合、Ｂ１．Ｊ ”” ’ およびである。ＤＳに対
する１の値は画素Ｐ１．Ｊ でのビデオ背景照光の輝度
が上述の説明に従って低減すること全指示する。Ｂ１．
Ｊ が零であシ周囲の画素に対応するアドレスのビデオ
ビット信号の全部が零である場合、画素ＰＬ、Ｊはシン
ボルの境界を定めずＰ１．Ｊ でのビデオ背景照光の輝
度は変化しない。この状態に対する計算したＤＳは０で
あシこれは上述の説明に合致する。
従って現に整列している画素Ｐ１．Ｊ でのビデオ背景
照光の輝度の薄光状態ＤＳは下ｒｉｌ：のように表わす
ことができる。すなわち 第３図において上記式は下記のように実現することがで
きる。
照光の輝度の薄光状態ＤＳは下ｒｉｌ：のように表わす
ことができる。すなわち 第３図において上記式は下記のように実現することがで
きる。
Ｃ几Ｔ表示装置４１に結合されたコーディネータ−４０
は座標を発生しＣＲＴ表示装（ξ、のビーム発生装ｖ！
Ｌ′ｆ：発生された座標に対応する画素と整列させる。
は座標を発生しＣＲＴ表示装（ξ、のビーム発生装ｖ！
Ｌ′ｆ：発生された座標に対応する画素と整列させる。
コーディネータ−４０はアドレス読取り装置４２にも結
合されている。アドレス読取り装置４２は画像記憶装置
４３に結合されている。アドレス読取り装置４２はビー
ム発生装置が現に整列している画素の座標を指示するコ
ーディネータ−４０からの信号に応答して、画像記憶装
置４３から現に整列している画素と関連した９つのアド
レス中のビデオビット信号を読取る。すなわち前述のよ
うに現に整列している画素をＰＬ、Ｊで示して、画Ａ
Ｐ１．Ｊ −ＰＬ−１，ｌ＋１、Ｐ１．ｌ＋１、 ’Ｉ
＋１．Ｊ＋１％ Ｐｉ＋１・１％”ｌ＋１ 、、Ｊ−１
％ １．Ｊ−１％”Ｉ−１，Ｊ−１％および”Ｉ−１・
Ｊ■） に各々対応する画像記憶装置４５のアドレス中のビデオ
ピソトトＩ号Ｂ１．Ｊ％”Ｉ−１，ｌ＋１ ％ Ｂ１．
ｌ＋１％” ｌ−＋、１ 、ｌ＋１％”ｌ＋１．Ｊ ｓ
ＢＩ＋ＬＪ−１ｓ Ｂ１．Ｊ−１ｓＢ１１．．３−１
およびＢＩ−１，Ｊはアドレス読取り装置４２によっ
て画像記憶装置４３から読取られる。これらの９つのビ
デオビット信号は処理共（ｉ４４に送られ該装置は現に
整列している画素ｐｉ、、ｒでのビデオ背景の薄光状態
を発生する。
合されている。アドレス読取り装置４２は画像記憶装置
４３に結合されている。アドレス読取り装置４２はビー
ム発生装置が現に整列している画素の座標を指示するコ
ーディネータ−４０からの信号に応答して、画像記憶装
置４３から現に整列している画素と関連した９つのアド
レス中のビデオビット信号を読取る。すなわち前述のよ
うに現に整列している画素をＰＬ、Ｊで示して、画Ａ
Ｐ１．Ｊ −ＰＬ−１，ｌ＋１、Ｐ１．ｌ＋１、 ’Ｉ
＋１．Ｊ＋１％ Ｐｉ＋１・１％”ｌ＋１ 、、Ｊ−１
％ １．Ｊ−１％”Ｉ−１，Ｊ−１％および”Ｉ−１・
Ｊ■） に各々対応する画像記憶装置４５のアドレス中のビデオ
ピソトトＩ号Ｂ１．Ｊ％”Ｉ−１，ｌ＋１ ％ Ｂ１．
ｌ＋１％” ｌ−＋、１ 、ｌ＋１％”ｌ＋１．Ｊ ｓ
ＢＩ＋ＬＪ−１ｓ Ｂ１．Ｊ−１ｓＢ１１．．３−１
およびＢＩ−１，Ｊはアドレス読取り装置４２によっ
て画像記憶装置４３から読取られる。これらの９つのビ
デオビット信号は処理共（ｉ４４に送られ該装置は現に
整列している画素ｐｉ、、ｒでのビデオ背景の薄光状態
を発生する。
すなわち処理共ｅ４４は下記の式を生成する。
すなわち
背景ビデオ発生装置４６はコーディネータ−４０に結合
されている。背景ビデオ発生装ｊｉｉ４６はコーディネ
ータ−４０によって与えられる座標に対応する背景ビデ
オ信号を発生する。各背景ビデオ信号によって対応する
画素中で所定の照光輝度を発生するようになっている。
されている。背景ビデオ発生装ｊｉｉ４６はコーディネ
ータ−４０によって与えられる座標に対応する背景ビデ
オ信号を発生する。各背景ビデオ信号によって対応する
画素中で所定の照光輝度を発生するようになっている。
背景ビデオ詞光装置４５は背景ビデオ発生装置ａｙ＜６
から現に整列している画素Ｐ１．Ｊに対応する背景ビデ
オ信号を受ける。処理装置４４からの零デジタル信号に
応答して背景ビデオ調光装置４−５はＣ几Ｔ表示装置４
１のビーム発生装置に不変化ビデオ背景信号を印加しそ
れに従ってＰＩ、Ｊ を照光する。処理装置４４からの
１デジタル信号に応答して背景ビデオ調光装置４５はＣ
ＲＴ表示装置４１のビーム発生装置に信号を印加し、該
ビーム発生装置はビデオ背景信号が発生するようになっ
ていた輝度の所定の分数である輝度を有するＰｌ、Ｊの
照光を発生する。この所定の分数は好ましくは古である
。この態様で照光シンボルの１ｈ界を定めているビデオ
背景は調光されてシンボルの周囲に区別するハローを発
生する。
から現に整列している画素Ｐ１．Ｊに対応する背景ビデ
オ信号を受ける。処理装置４４からの零デジタル信号に
応答して背景ビデオ調光装置４−５はＣ几Ｔ表示装置４
１のビーム発生装置に不変化ビデオ背景信号を印加しそ
れに従ってＰＩ、Ｊ を照光する。処理装置４４からの
１デジタル信号に応答して背景ビデオ調光装置４５はＣ
ＲＴ表示装置４１のビーム発生装置に信号を印加し、該
ビーム発生装置はビデオ背景信号が発生するようになっ
ていた輝度の所定の分数である輝度を有するＰｌ、Ｊの
照光を発生する。この所定の分数は好ましくは古である
。この態様で照光シンボルの１ｈ界を定めているビデオ
背景は調光されてシンボルの周囲に区別するハローを発
生する。
第４図において、本発明の好適な実施例においてアドレ
ス読取り装置はシフトレジスタおよび遅夕℃装置ｆ′ｔ
、を備えている。シフトレジスタ５０はブロック５１に
よって受けられるビデオビット信号１３１−１ 、Ｊ−
１％ブロック５２によって受けられるビデオビット信号
Ｂ１．Ｊ−１％ およびブロック５３によって受けられ
るビデオビット信号Ｂ１＋１．Ｊ−１と平行にロードさ
れる。第１の遅延後シフトレジスタ５５はブロック５６
によって受けられるビデオビット信号ＢＩ−１、Ｊ ％
ブロック５？によって受けられるビデオビット信号１
３Ｉ、Ｊ、およびブロック５８によって受けられるビデ
オビット信号ＢＩ＋１．Ｊ と平行にロードされる。第
２の遅延後シフトレジスタ６０はブロック６１によって
受けられるビデオビット信号ＢＩ−１，Ｊ＋１ｓ プ０
ツク６２によって受けられるビデオビット信号ＢＬＪ＋
１ ｓ およびブロック６３によって受けられるビデオ
ビット信号Ｂ１＋１゜Ｊ−Ｎと平行にロードされる。シ
フトレジスタ５０はブロック５１．５２および５３の内
容を順次出力する。シフトレジスタ５０が出力し始めだ
後シフトレジスタ５５はブロック５６．５７および５８
の内容を順次出力する。シフトレジスタ５５が出力し始
めた後シフトレジスタ６０はブロック６１．６２および
６３の内容を順次出力する。遅延装置６６はシフトレジ
スタ５５の出力をシフトレジスタ６０の出力と同期させ
る。すなわち遅延装置６６の第１出力ＢＩ−１，Ｊはシ
フトレジスタ６０の第１出力ＢＩ−１，Ｊ＋１ と一致
し、遅延装置６６の第２出力はシフトレジスタ６０の第
２出力ＢＩ 、Ｊ＋１ と一致し、遅延装置６６のＭ５
出力はシフトレジスタ６０の第５出力ＢＩ＋１．Ｊ＋１
と一致する。同様に遅延装置６７はシフトレジスタ５
０の出力ヲシフトレジスタ５５の出力と同期させ、よっ
てシフトレジスタ６゜の出力とも同期させる。
ス読取り装置はシフトレジスタおよび遅夕℃装置ｆ′ｔ
、を備えている。シフトレジスタ５０はブロック５１に
よって受けられるビデオビット信号１３１−１ 、Ｊ−
１％ブロック５２によって受けられるビデオビット信号
Ｂ１．Ｊ−１％ およびブロック５３によって受けられ
るビデオビット信号Ｂ１＋１．Ｊ−１と平行にロードさ
れる。第１の遅延後シフトレジスタ５５はブロック５６
によって受けられるビデオビット信号ＢＩ−１、Ｊ ％
ブロック５？によって受けられるビデオビット信号１
３Ｉ、Ｊ、およびブロック５８によって受けられるビデ
オビット信号ＢＩ＋１．Ｊ と平行にロードされる。第
２の遅延後シフトレジスタ６０はブロック６１によって
受けられるビデオビット信号ＢＩ−１，Ｊ＋１ｓ プ０
ツク６２によって受けられるビデオビット信号ＢＬＪ＋
１ ｓ およびブロック６３によって受けられるビデオ
ビット信号Ｂ１＋１゜Ｊ−Ｎと平行にロードされる。シ
フトレジスタ５０はブロック５１．５２および５３の内
容を順次出力する。シフトレジスタ５０が出力し始めだ
後シフトレジスタ５５はブロック５６．５７および５８
の内容を順次出力する。シフトレジスタ５５が出力し始
めた後シフトレジスタ６０はブロック６１．６２および
６３の内容を順次出力する。遅延装置６６はシフトレジ
スタ５５の出力をシフトレジスタ６０の出力と同期させ
る。すなわち遅延装置６６の第１出力ＢＩ−１，Ｊはシ
フトレジスタ６０の第１出力ＢＩ−１，Ｊ＋１ と一致
し、遅延装置６６の第２出力はシフトレジスタ６０の第
２出力ＢＩ 、Ｊ＋１ と一致し、遅延装置６６のＭ５
出力はシフトレジスタ６０の第５出力ＢＩ＋１．Ｊ＋１
と一致する。同様に遅延装置６７はシフトレジスタ５
０の出力ヲシフトレジスタ５５の出力と同期させ、よっ
てシフトレジスタ６゜の出力とも同期させる。
遅延ｌＡ置６６および６７の動作後、同じＸ座標を有す
るシフトレジスタ５０．５５および６０からのビデオビ
ット信号は時間において同期される。遅延装置６６およ
び６７の各々は好ましくはシフトレジスタを備えている
。遅延装置７０は遅延装置６７の第１出力ＢＩ−１、Ｊ
−１を受ける。
るシフトレジスタ５０．５５および６０からのビデオビ
ット信号は時間において同期される。遅延装置６６およ
び６７の各々は好ましくはシフトレジスタを備えている
。遅延装置７０は遅延装置６７の第１出力ＢＩ−１、Ｊ
−１を受ける。
遅延装置７０は遅延装置６７によるビデオビット信号Ｂ
１．、Ｔ−１の出力と同期してビデオピット信号町−１
，Ｊ−１を出力する。ビデオビット信号ＢＩ−１，Ｊ−
１は遅延装置７１によって受けられビデオビット信号Ｂ
Ｉ 、 Ｊ−１は遅延装置７０によって受けられる。遅
延装置６７によるＢＩ＋１．Ｊ−１の出力と同期して遅
延装置７１はＢＩ−１，Ｊ−１を出力し遅延袋＠、７０
は”１．Ｊ−１を出力する。この態様で３つのビデオビ
ット信号ＢＩ−１，Ｊ−１、Ｂ１．Ｊ−１およびＢＩ＋
１．Ｊ−１は処理装置４４に送るため同時に利用可能で
ある。遅延装置６６の出力およびシフトレジスタ６０の
出力は各々遅延装置７３および７４、および遅延装置７
６および７７によって同様に処理され、従ってビデオビ
ット信号ＢＩ−１，Ｊ％ Ｂ１．ＪＳ ＢＩ＋１’、Ｊ
およびビデオビット信号ＢＩ−１，Ｊ（−１、ＢＩ、
、およびＢＩ＋１．Ｊ＋１ は処理装置４４に送るだめ
ビデオビット信号ＢＩ−１，Ｊ−Ｊ Ｓ ＢＩ、Ｊ−１
％”Ｉ＋１．Ｊ−１と同期して全て同時に利用可能でお
る。遅延装置７０゜７１．７５ｂ７４．７６および７７
の各々は好ましくは標準Ｄフリッグ７０ツブを備えてい
る。
１．、Ｔ−１の出力と同期してビデオピット信号町−１
，Ｊ−１を出力する。ビデオビット信号ＢＩ−１，Ｊ−
１は遅延装置７１によって受けられビデオビット信号Ｂ
Ｉ 、 Ｊ−１は遅延装置７０によって受けられる。遅
延装置６７によるＢＩ＋１．Ｊ−１の出力と同期して遅
延装置７１はＢＩ−１，Ｊ−１を出力し遅延袋＠、７０
は”１．Ｊ−１を出力する。この態様で３つのビデオビ
ット信号ＢＩ−１，Ｊ−１、Ｂ１．Ｊ−１およびＢＩ＋
１．Ｊ−１は処理装置４４に送るため同時に利用可能で
ある。遅延装置６６の出力およびシフトレジスタ６０の
出力は各々遅延装置７３および７４、および遅延装置７
６および７７によって同様に処理され、従ってビデオビ
ット信号ＢＩ−１，Ｊ％ Ｂ１．ＪＳ ＢＩ＋１’、Ｊ
およびビデオビット信号ＢＩ−１，Ｊ（−１、ＢＩ、
、およびＢＩ＋１．Ｊ＋１ は処理装置４４に送るだめ
ビデオビット信号ＢＩ−１，Ｊ−Ｊ Ｓ ＢＩ、Ｊ−１
％”Ｉ＋１．Ｊ−１と同期して全て同時に利用可能でお
る。遅延装置７０゜７１．７５ｂ７４．７６および７７
の各々は好ましくは標準Ｄフリッグ７０ツブを備えてい
る。
第５図において、処理装ｅ４４は好ましくはビデオビッ
ト信号Ｂ１．Ｊ ｓ ＢＩ−１、Ｊ＋１、ＢＩ山、１゜
ＢＩ＋１．Ｊ＋１％ ＢＩ＋１．Ｊ１ＢＩ＋１．Ｊ−Ｊ
％ ＢＬＪ−１％ＢＩ−１．Ｊ−１および１３Ｉ−Ｌ
Ｊ を受けこれらの大刀信号の論理和信号を発生する？
大刀オアゲート１２０を備えている。否定ゲート１２１
はビデオヒｙＨｉ号Ｂｘ、Ｊ を受け８口 ビデオビ
ット信号を発生する。オアゲート１２ｏ の出方および
否定ゲート１２１の出力はアンドゲート１２２に送られ
、該アンドゲートは所要デジタル信号すなわち を発生する。
ト信号Ｂ１．Ｊ ｓ ＢＩ−１、Ｊ＋１、ＢＩ山、１゜
ＢＩ＋１．Ｊ＋１％ ＢＩ＋１．Ｊ１ＢＩ＋１．Ｊ−Ｊ
％ ＢＬＪ−１％ＢＩ−１．Ｊ−１および１３Ｉ−Ｌ
Ｊ を受けこれらの大刀信号の論理和信号を発生する？
大刀オアゲート１２０を備えている。否定ゲート１２１
はビデオヒｙＨｉ号Ｂｘ、Ｊ を受け８口 ビデオビ
ット信号を発生する。オアゲート１２ｏ の出方および
否定ゲート１２１の出力はアンドゲート１２２に送られ
、該アンドゲートは所要デジタル信号すなわち を発生する。
第２の発明において各記憶アドレスはＸおよびＹ２進座
標によって識別されビデオビット信号はＸ座標が所定の
第１の２進数字を有しておりＹ座標が所定の第１の２進
数字を有しているアドレスにのみ記憶される。各照光画
素は５回生成される。これは第２の発明の説明で述べて
いるように１画素”１．Ｊ＝ ＰＬ−１，Ｊ％ＰＩ−１
，Ｊ＋１およびＰＩ、Ｊ＋１ に対応する画像記憶装置
中のアドレスのいずれかに１のビデオビット信号がおる
とき現に整列している画素Ｐ１．Ｊ を照光することに
よって達成する。従ってビデオビット信号’３ｉ、Ｊ％
ＢＩ−１、Ｊ ％ Ｉ−１、Ｊ＋１またはＢ１．Ｊ＋Ｉ
のいずれかが１である場合Ｐ は照光シンポ１、Ｊ ルの一部であり従ってＰ での背景ビデオは１、Ｊ 不変化である。ビデオビット信号Ｂ１．Ｊ％Ｂニー１
、Ｊ ｓ ＢＩ−１、Ｊ＋１ およびＢＩ・Ｊ＋１ の
１１ずれもが１でない場合シンボルとしてのＰｌ、Ｊは
照光されない。画素ＰＩ、ＪＳ ”Ｉ−１，Ｊ％ ＰＩ
−１，Ｊ＋１ ｋＰｉ 、Ｊ＋４ を直接取囲んでいる
画素に対応する画像記憶装置中のアドレスのいずれかに
１のビデオビット信号がある場合、 Ｐｌ、Ｊ はシン
ボルの境界を定めＰＩ、Ｊ での背景照光の輝度は低減
されてシンボルの周囲に区別するハローを発生する。す
なわち第６図において画素Ｐｉ 、ＪｌＰＩ−１，ＪＴ
ｈ Ｐｌ−１，Ｊ＋１％ＰＩ、Ｊ＋１ に対応する記憶
アドレス中のビデオビット信号が全て零であると仮定し
て、周囲の画素ＰＩ−２，Ｊ＋２、’Ｉ−１．Ｊ＋２、
”ｌ 、Ｊ＋２％Ｐ１＋ＬＪ＋２ ｓ ＰＩ＋１．Ｊ＋
１ ｓ ＰＩ＋１．Ｊ ｓ”Ｉ＋１．Ｊ−１％Ｐ１．Ｊ
−Ｌ１％ＰＩ−１．ＪＬＩ ％ ＰＩ−２，、Ｊ−１ゝ
Ｐｌ−２□１、”Ｉ−’２．Ｊ＋１に対応する記憶アド
レスのいずれかに１のビデオビット信号がある場合、画
素Ｐ１．Ｊ はシンボルの境界を定める。例えばＰＩ−
２，Ｊ＋２ の記憶アドレス中に１ビデオビット信号が
ある場合第２の発明はＰＩ−１，Ｊ＋２、ＰＩ−２，Ｊ
＋１ および”Ｉ−１、Ｊ＋１ を照光する。従ってＰ
ｌ、Ｊ は照光されたＰＩ−１，Ｊ＋１ の境界を定め
る。ＰＩ＋１ 、Ｊ＋２ の記憶アドレス中に１ビデオ
ビット信号がある場合、第２の発明はＰＩ＋２ 、Ｊ＋
２、ＰＩ＋２ ＊ Ｊ＋１およびＰＩ＋１ 、Ｊ＋１を
照光する・従ってＰＩ、Ｊ は照光されたＰＩ＋１ 、
Ｊ＋１、の境界を定める。Ｂ４−２．Ｊ−１の記憶ア
ドレス中に１ビデオビット信号がある場合Ｓ ＰＩ−１
，Ｊ−１、ＰＩ−２、Ｊ−２およびＰＩ−１，Ｊ−２が
照光される。従ってＰｌ、Ｊ は照光された”Ｉ−１，
Ｊ−１の境界を定める。他の周囲の画素のいずれかの記
憶アドレス中の１ビデオビット信号は同様に画素Ｐ１．
Ｊ の境界を定める照光画素ケもたらす。従ってＰＩ、
Ｊ での背景照光の輝度は低減されてｐ■、Ｊ が境界
を定める照光シンボルに対する区別する）・ローを発生
する。
標によって識別されビデオビット信号はＸ座標が所定の
第１の２進数字を有しておりＹ座標が所定の第１の２進
数字を有しているアドレスにのみ記憶される。各照光画
素は５回生成される。これは第２の発明の説明で述べて
いるように１画素”１．Ｊ＝ ＰＬ−１，Ｊ％ＰＩ−１
，Ｊ＋１およびＰＩ、Ｊ＋１ に対応する画像記憶装置
中のアドレスのいずれかに１のビデオビット信号がおる
とき現に整列している画素Ｐ１．Ｊ を照光することに
よって達成する。従ってビデオビット信号’３ｉ、Ｊ％
ＢＩ−１、Ｊ ％ Ｉ−１、Ｊ＋１またはＢ１．Ｊ＋Ｉ
のいずれかが１である場合Ｐ は照光シンポ１、Ｊ ルの一部であり従ってＰ での背景ビデオは１、Ｊ 不変化である。ビデオビット信号Ｂ１．Ｊ％Ｂニー１
、Ｊ ｓ ＢＩ−１、Ｊ＋１ およびＢＩ・Ｊ＋１ の
１１ずれもが１でない場合シンボルとしてのＰｌ、Ｊは
照光されない。画素ＰＩ、ＪＳ ”Ｉ−１，Ｊ％ ＰＩ
−１，Ｊ＋１ ｋＰｉ 、Ｊ＋４ を直接取囲んでいる
画素に対応する画像記憶装置中のアドレスのいずれかに
１のビデオビット信号がある場合、 Ｐｌ、Ｊ はシン
ボルの境界を定めＰＩ、Ｊ での背景照光の輝度は低減
されてシンボルの周囲に区別するハローを発生する。す
なわち第６図において画素Ｐｉ 、ＪｌＰＩ−１，ＪＴ
ｈ Ｐｌ−１，Ｊ＋１％ＰＩ、Ｊ＋１ に対応する記憶
アドレス中のビデオビット信号が全て零であると仮定し
て、周囲の画素ＰＩ−２，Ｊ＋２、’Ｉ−１．Ｊ＋２、
”ｌ 、Ｊ＋２％Ｐ１＋ＬＪ＋２ ｓ ＰＩ＋１．Ｊ＋
１ ｓ ＰＩ＋１．Ｊ ｓ”Ｉ＋１．Ｊ−１％Ｐ１．Ｊ
−Ｌ１％ＰＩ−１．ＪＬＩ ％ ＰＩ−２，、Ｊ−１ゝ
Ｐｌ−２□１、”Ｉ−’２．Ｊ＋１に対応する記憶アド
レスのいずれかに１のビデオビット信号がある場合、画
素Ｐ１．Ｊ はシンボルの境界を定める。例えばＰＩ−
２，Ｊ＋２ の記憶アドレス中に１ビデオビット信号が
ある場合第２の発明はＰＩ−１，Ｊ＋２、ＰＩ−２，Ｊ
＋１ および”Ｉ−１、Ｊ＋１ を照光する。従ってＰ
ｌ、Ｊ は照光されたＰＩ−１，Ｊ＋１ の境界を定め
る。ＰＩ＋１ 、Ｊ＋２ の記憶アドレス中に１ビデオ
ビット信号がある場合、第２の発明はＰＩ＋２ 、Ｊ＋
２、ＰＩ＋２ ＊ Ｊ＋１およびＰＩ＋１ 、Ｊ＋１を
照光する・従ってＰＩ、Ｊ は照光されたＰＩ＋１ 、
Ｊ＋１、の境界を定める。Ｂ４−２．Ｊ−１の記憶ア
ドレス中に１ビデオビット信号がある場合Ｓ ＰＩ−１
，Ｊ−１、ＰＩ−２、Ｊ−２およびＰＩ−１，Ｊ−２が
照光される。従ってＰｌ、Ｊ は照光された”Ｉ−１，
Ｊ−１の境界を定める。他の周囲の画素のいずれかの記
憶アドレス中の１ビデオビット信号は同様に画素Ｐ１．
Ｊ の境界を定める照光画素ケもたらす。従ってＰＩ、
Ｊ での背景照光の輝度は低減されてｐ■、Ｊ が境界
を定める照光シンボルに対する区別する）・ローを発生
する。
数学的には現に整列している画素Ｐ１．Ｊ でのビデオ
背景の上述の薄光状態Ｄ８は下記のように表わすことが
できる。すなわち Ｉ、Ｊ＋１ 式 Σ ＢＸ＃Ｙは画素ＰＬＪ％ＰＩ−１、Ｊ ｍＸ＝
Ｉ−４，Ｙ＝Ｊ ＰＩ−１，Ｊ＋１、ＰＩ 、Ｊ＋１に対応する記憶アド
レス中のビデオビット信号の論理和である。これらのビ
デオビット信号のいずれかが１である場合和は１である
。パーは補完を示す。従ってこの和が１である場合補完
は０でＤＳは零であシＰ１．Ｊでの背景照光の輝度は不
変化であることを指示する・これはＰｌ、Ｊ ％ ”Ｉ
−１，Ｊ ％ ”Ｉ−１，Ｊ＋１ ％ＰＩ、Ｊ−Ｈに対
応する記憶アドレス中でビデオビット信号の１つが１で
おるためＰＬＪ がシンボルとして照光される状況に一
致し、従ってｌ）、。
背景の上述の薄光状態Ｄ８は下記のように表わすことが
できる。すなわち Ｉ、Ｊ＋１ 式 Σ ＢＸ＃Ｙは画素ＰＬＪ％ＰＩ−１、Ｊ ｍＸ＝
Ｉ−４，Ｙ＝Ｊ ＰＩ−１，Ｊ＋１、ＰＩ 、Ｊ＋１に対応する記憶アド
レス中のビデオビット信号の論理和である。これらのビ
デオビット信号のいずれかが１である場合和は１である
。パーは補完を示す。従ってこの和が１である場合補完
は０でＤＳは零であシＰ１．Ｊでの背景照光の輝度は不
変化であることを指示する・これはＰｌ、Ｊ ％ ”Ｉ
−１，Ｊ ％ ”Ｉ−１，Ｊ＋１ ％ＰＩ、Ｊ−Ｈに対
応する記憶アドレス中でビデオビット信号の１つが１で
おるためＰＬＪ がシンボルとして照光される状況に一
致し、従ってｌ）、。
での背景ビデオは不変化のまま残される。画素ＰＩ、Ｊ
・Ｐ、呵、Ｊ・ＰＩ−１、Ｊ＋１・ ＰＩ・Ｊ＋１に対
応する記憶アドレス中の全部のビデオピッ）（Ｍ号が零
である場合、 これはシンボルとして照光されていないＰｌ、Ｊに対応
する。周囲の画素Ｐ■−２，Ｊ＋２、ＰＩ−１，Ｊ＋２
、ＰＩ、Ｊ＋２％”Ｉ＋１．Ｊ−１−２ｓ ”Ｉ＋１．
Ｊ＋１１ＰＩ＋１．Ｊ ５Ｐ１１−１．Ｊ−１ｓ ”１
．Ｊ−１％ＰＩ−１．Ｊ−１％”Ｉ−２，Ｊ−１ｓＰ１
−２．Ｊ およびＰＩ−２，Ｊ＋１ に対応する記憶ア
ドレス中でビデオビット信号のいずれがが１である場合
、 １’＋１＋Ｊ＋２ Σ ＢＸ、Ｙ は１、およびＤｓ；１でＸ＝Ｉ −２、
Ｙ＝Ｊ−１ ありＰ□、Ｊでの背景照光の輝度は好ましくはンま たけ低減されることを指示する。これはＰＩ、Ｊがシン
ポ刀・として照光されないが、照光シンボルの境界を定
め、従ってＰＩ、 Ｊ でのビデオ背景が薄暗くなって
シンボルの周囲に区別するハローを発生する状況に一致
する。
・Ｐ、呵、Ｊ・ＰＩ−１、Ｊ＋１・ ＰＩ・Ｊ＋１に対
応する記憶アドレス中の全部のビデオピッ）（Ｍ号が零
である場合、 これはシンボルとして照光されていないＰｌ、Ｊに対応
する。周囲の画素Ｐ■−２，Ｊ＋２、ＰＩ−１，Ｊ＋２
、ＰＩ、Ｊ＋２％”Ｉ＋１．Ｊ−１−２ｓ ”Ｉ＋１．
Ｊ＋１１ＰＩ＋１．Ｊ ５Ｐ１１−１．Ｊ−１ｓ ”１
．Ｊ−１％ＰＩ−１．Ｊ−１％”Ｉ−２，Ｊ−１ｓＰ１
−２．Ｊ およびＰＩ−２，Ｊ＋１ に対応する記憶ア
ドレス中でビデオビット信号のいずれがが１である場合
、 １’＋１＋Ｊ＋２ Σ ＢＸ、Ｙ は１、およびＤｓ；１でＸ＝Ｉ −２、
Ｙ＝Ｊ−１ ありＰ□、Ｊでの背景照光の輝度は好ましくはンま たけ低減されることを指示する。これはＰＩ、Ｊがシン
ポ刀・として照光されないが、照光シンボルの境界を定
め、従ってＰＩ、 Ｊ でのビデオ背景が薄暗くなって
シンボルの周囲に区別するハローを発生する状況に一致
する。
従って”Ｉ、Ｊ でのビデオ背景の薄光状態Ｄｓは下記
のように表わすことができる。すなわち、第３図におい
て、上記式は前記の薄光状態の式の態様に類似した態様
で実現することができる。この場合アドレス読取り装置
４２は第６図の１６の中心画素に対応する画像記憶装置
４３中のアドレスを読取る。処理装置４４は上記のＤＳ
に対する関係式を実現する。
のように表わすことができる。すなわち、第３図におい
て、上記式は前記の薄光状態の式の態様に類似した態様
で実現することができる。この場合アドレス読取り装置
４２は第６図の１６の中心画素に対応する画像記憶装置
４３中のアドレスを読取る。処理装置４４は上記のＤＳ
に対する関係式を実現する。
第７図において、本発明のこの好適な実施例で使用され
ているアドレス読取シ装置４２は第一 ４図の装置に類
似している。
ているアドレス読取シ装置４２は第一 ４図の装置に類
似している。
４つのブロックを有しているシフトレジスタ１３０はブ
ロック１３１．１３２．１３５ および１３４によって
各々受けられるビデオビット信号ＢＩ−２、Ｊ−１％
Ｉ−１，Ｊ−４Ｔｈ Ｂ１．Ｊ−１およびＢＩ＋１゜Ｊ
−４と平行にロードされる。第１の遅延後シフトレジス
ター４０はブロック１４１．１４２．１４３ および１
４４によって各々受けられるビデオビット信号ＢＩ−２
，Ｊ ％ ＢＩ−１、Ｊ％ＢＸ、ＪおよびＢＩ＋１ 、
Ｊと平行にロードされる。第２の遅延後シフトレジスタ
１５０はブロック１５１％１５２．１５５ および１５
４によって各々受けられるビデオビット信号ＢＩ−２，
Ｊ＋１％ ＢＩ−１，Ｊ＋１％ Ｂ１．Ｊ＋１ および
Ｂｉ−Ｎ 。
ロック１３１．１３２．１３５ および１３４によって
各々受けられるビデオビット信号ＢＩ−２、Ｊ−１％
Ｉ−１，Ｊ−４Ｔｈ Ｂ１．Ｊ−１およびＢＩ＋１゜Ｊ
−４と平行にロードされる。第１の遅延後シフトレジス
ター４０はブロック１４１．１４２．１４３ および１
４４によって各々受けられるビデオビット信号ＢＩ−２
，Ｊ ％ ＢＩ−１、Ｊ％ＢＸ、ＪおよびＢＩ＋１ 、
Ｊと平行にロードされる。第２の遅延後シフトレジスタ
１５０はブロック１５１％１５２．１５５ および１５
４によって各々受けられるビデオビット信号ＢＩ−２，
Ｊ＋１％ ＢＩ−１，Ｊ＋１％ Ｂ１．Ｊ＋１ および
Ｂｉ−Ｎ 。
Ｊ＋１と平行にロードされる。第３の遅延後シフトレジ
スタ１６０はブロック１６１．１６２．１６３ および
１６４によって各々受けられるビデオビット信号ＢＩ−
２，Ｊ＋２％ＢＩ−１，Ｊ＋２％Ｂ１．Ｊ＋２ および
ＢＩ−１−１、Ｊ−１−２と平行にロードされる。前述
のようにシフトレジスタの内容は順次出力され７７トレ
ジスタ１３０の第１出力を最初に生起させシフトレジス
タ１６０の第１出力を最後に生起させて時間においてス
タがされる。遅延装置１７０１１７１および１７２ は
各々シフトレジスタ１６０．１４０および１５０ の出
力をシフトレジスタ１６０の出力と同期させる。この態
様で同じＸ座標を有するビデオビット信号は時間におい
て整列される。好ましくは遅延装置１７０．１７１ お
よび１７２ は各々シフトレジスタを備えている。遅延
装置１７０％遅延装置１７１、遅延装置１７２ および
シフトレジスタ１６０ の出力は各々一連の遅延装置１
８０．１８１および１８２、一連の遅延装置１８４．１
８５および１８６、一連の遅延装置１９０．１９１およ
び１９２、一連の遅延装置１９５．１９６および１９７
に送られ、該遅延装置は全部のビデオビット信号を処理
装置４４に送るため同時に利用可能にする。好ましくは
各遅延装置１８０．１８１．１８２．１８４．１８５．
１８６．１９０．１９１．１９２．１９５．１９６およ
び１９７ は標準Ｄフリップフロップを備えている。
スタ１６０はブロック１６１．１６２．１６３ および
１６４によって各々受けられるビデオビット信号ＢＩ−
２，Ｊ＋２％ＢＩ−１，Ｊ＋２％Ｂ１．Ｊ＋２ および
ＢＩ−１−１、Ｊ−１−２と平行にロードされる。前述
のようにシフトレジスタの内容は順次出力され７７トレ
ジスタ１３０の第１出力を最初に生起させシフトレジス
タ１６０の第１出力を最後に生起させて時間においてス
タがされる。遅延装置１７０１１７１および１７２ は
各々シフトレジスタ１６０．１４０および１５０ の出
力をシフトレジスタ１６０の出力と同期させる。この態
様で同じＸ座標を有するビデオビット信号は時間におい
て整列される。好ましくは遅延装置１７０．１７１ お
よび１７２ は各々シフトレジスタを備えている。遅延
装置１７０％遅延装置１７１、遅延装置１７２ および
シフトレジスタ１６０ の出力は各々一連の遅延装置１
８０．１８１および１８２、一連の遅延装置１８４．１
８５および１８６、一連の遅延装置１９０．１９１およ
び１９２、一連の遅延装置１９５．１９６および１９７
に送られ、該遅延装置は全部のビデオビット信号を処理
装置４４に送るため同時に利用可能にする。好ましくは
各遅延装置１８０．１８１．１８２．１８４．１８５．
１８６．１９０．１９１．１９２．１９５．１９６およ
び１９７ は標準Ｄフリップフロップを備えている。
第８図において、本発明の好適な実施例において下記の
式すなわち を実現する処理装置４４は１６人力オアゲート２００を
備えておシ、該オアゲートはＤＳに対する式中の第１の
加算符号に対応する１６ビデオビツト信号を受けその論
理和信号を発生する。
式すなわち を実現する処理装置４４は１６人力オアゲート２００を
備えておシ、該オアゲートはＤＳに対する式中の第１の
加算符号に対応する１６ビデオビツト信号を受けその論
理和信号を発生する。
４人カオアゲート２０１はＤＳに対する式中の第２の加
算符号に対応する４ビデオピット信号を受けその論理和
信号を発生する。オアゲート２０１の出力はその補完を
発生する否定ゲート２０２によって受けられる。否定ゲ
ート２０２ およびオアゲート２００の出力はそれから
アンド積信号全発生するアンドゲート２０３によって受
けられる。アンドゲート２０５の出力は背景ビデオ調光
装置４５に送られる。
算符号に対応する４ビデオピット信号を受けその論理和
信号を発生する。オアゲート２０１の出力はその補完を
発生する否定ゲート２０２によって受けられる。否定ゲ
ート２０２ およびオアゲート２００の出力はそれから
アンド積信号全発生するアンドゲート２０３によって受
けられる。アンドゲート２０５の出力は背景ビデオ調光
装置４５に送られる。
シンボルは前記第２の発明を介して発生されその周囲の
ハローは本発明の上述の好適な実施例を介して発生され
る。前記第２の発明で使用されている論理和信号すなわ
ち １、Ｊ４１ Σ ＢＸ、Ｙ は本発明の第８図のオアゲＸ＝１−１
、Ｙ＝Ｊ−１ −）２（Ｈの出力から引出すことができる。
ハローは本発明の上述の好適な実施例を介して発生され
る。前記第２の発明で使用されている論理和信号すなわ
ち １、Ｊ４１ Σ ＢＸ、Ｙ は本発明の第８図のオアゲＸ＝１−１
、Ｙ＝Ｊ−１ −）２（Ｈの出力から引出すことができる。
本発明の槽成要素は当該技術において周知のものめるい
は当業者によって容易に案出される如きものである。第
３図において、画像記憶装Ｒ４３、コーディネータ−４
０、背景ビデオ発生装置４６、およびＣ）ＩＴ表示装置
４１は従来の周知の装置である。背景ビデオ信号を送っ
たりそれらを変化させて照光輝度を低減したりする背景
ビデオ調光装置４５は当業者によって容易に案出される
。上述のアドレス読取り装置の他の変更例および上述の
処理装置の他の変更例も当業者によって容易に案出され
る。
は当業者によって容易に案出される如きものである。第
３図において、画像記憶装Ｒ４３、コーディネータ−４
０、背景ビデオ発生装置４６、およびＣ）ＩＴ表示装置
４１は従来の周知の装置である。背景ビデオ信号を送っ
たりそれらを変化させて照光輝度を低減したりする背景
ビデオ調光装置４５は当業者によって容易に案出される
。上述のアドレス読取り装置の他の変更例および上述の
処理装置の他の変更例も当業者によって容易に案出され
る。
本発明の好適な実施例を説明したが使用した用語は説明
のためで限定するものではなく、広い見地から本発明の
真の範囲と精神から逸脱することなく特許請求の範囲内
で変更が可能であることを理解されたい。
のためで限定するものではなく、広い見地から本発明の
真の範囲と精神から逸脱することなく特許請求の範囲内
で変更が可能であることを理解されたい。
第１図はＧＩＬＴ表示装置におけるシンボルの背景との
混同を示す概略図、第２図は本発明の好適な実施例にお
ける６素の概略図であシ、該画素の記憶アドレス内容は
画素ＰＩ、Ｊでのビデオ背景の状態を決定し、第３図は
本発明の好適な実施例のブロック図、第４図は本発明の
好適な実施例で使用するアドレス読取り装置および処理
装置のブロック図、第５図は本発明の好適な実施例で使
用する処理装置の概略図、第６図は本発明の好適な実施
例において背景照光の輝度が画素Ｐ１．Ｊ で低減され
る状況を説明するのに使用する概略図、第７図は本発明
の好適な実施例で使用するアドレス読取シ装置および処
理装置のブロック図、第８図は本発明の好適な実施例で
使用する処理装置および背景ビデオ調光装置の部分的に
ブロック図になっている概略図である。 図中、４０・・・コーディネータ−１４１・・・ＣＲＴ
表示装置、４２・・・アドレス読取シ装置、４３・・・
画像記憶装置、’ ４４ 、、、処理装置、４５．、、
背景ビデオ調光装置、４６・・・背景ビデオ発生装置、
５０．５５、ｉ 、、、シフトレジスタ、５１．５２．
１５．５６．５７．５８．６１．６２．６５ 、、、ブ
ロック、６６．６７．７０．７１．７５．７４．７６、
７７・・・遅延装置。
混同を示す概略図、第２図は本発明の好適な実施例にお
ける６素の概略図であシ、該画素の記憶アドレス内容は
画素ＰＩ、Ｊでのビデオ背景の状態を決定し、第３図は
本発明の好適な実施例のブロック図、第４図は本発明の
好適な実施例で使用するアドレス読取り装置および処理
装置のブロック図、第５図は本発明の好適な実施例で使
用する処理装置の概略図、第６図は本発明の好適な実施
例において背景照光の輝度が画素Ｐ１．Ｊ で低減され
る状況を説明するのに使用する概略図、第７図は本発明
の好適な実施例で使用するアドレス読取シ装置および処
理装置のブロック図、第８図は本発明の好適な実施例で
使用する処理装置および背景ビデオ調光装置の部分的に
ブロック図になっている概略図である。 図中、４０・・・コーディネータ−１４１・・・ＣＲＴ
表示装置、４２・・・アドレス読取シ装置、４３・・・
画像記憶装置、’ ４４ 、、、処理装置、４５．、、
背景ビデオ調光装置、４６・・・背景ビデオ発生装置、
５０．５５、ｉ 、、、シフトレジスタ、５１．５２．
１５．５６．５７．５８．６１．６２．６５ 、、、ブ
ロック、６６．６７．７０．７１．７５．７４．７６、
７７・・・遅延装置。
Claims (1)
- 【特許請求の範囲】 １、 ビデオ表示装置に訃けるＣＲ７表示シンボル用ハ
ロー発生装置においてｓ ＰＸ、Ｙで示した画素のマト
リックスおよび印加信号に応答して上記画素を照光する
手段を備えているビデオデータを表示する手段と、上記
ビデオ表示手段に結合されて座標を発生し上記座標を表
わす信号を発生し上記照光手段を上記座標と同期させる
手段と、上記画素に対応するアドレスを備えている１３
ｘ、ｙで示したビデオピット信号を記憶する手段と、上
記記憶手段および上記座標発生手段に結合されて発生さ
れた座標ｉ、ｊを表わす上記座標発生手段からの信号に
応答して画素ＰＩ−１，Ｊ−１％ Ｐｌ、Ｊ−１％ Ｐ
Ｉ＋１．Ｊ−Ｉ Ｔｈ ＰＩ−１，Ｊ％Ｐ１．Ｊ％ＰＩ
＋１．Ｊ％”Ｉ−１、Ｊ＋１ ｓ ＰＩ・Ｊ＋１１およ
びＰＩ＋１．Ｊ＋１ に対応する上記アドレスを読取る
手段と、上記アドレス読取り手段に結合されて下記のデ
ジタル信号すなわち を発生する手段と、上記座標発生手段に結合されて上記
発生された座標ｉ、ｊを表わす上記座標発生手段からの
信号に応答して上記画素ｐ、 、Ｊ の所定照光輝度を
発生するビデオ背景信号を発生する手段と、上記ビデオ
表示手段、上記デジタル信号発生手段および上記ビデオ
背景信号発生手段に結合されて零デジタル信号および上
記ビデオ背景は号に応答して第１信号を発生し１デジタ
ル信号および上記ビデオ背景信号に応答してＫ＜ ２１
ｇ号を発生する手段とを備えてお９、上記画素Ｐ は上
記第２信号に応答し１、Ｊ て上記ビデオ表示手段の上記照光手段によって上記所定
輝度の所定分数で照光され、上記画素Ｐ１．Ｊは上記第
１信号に応答して上記所定輝度で上記照光手段によって
照光されることを特徴とする上記ハロー発生装置。 ２、／ｌＶ許請求の範囲第１項に記載の装置において。 上記記憶手段は画像記憶装置を備えていることを特徴と
する上記ハロー発生装置。 五 特許請求の範囲第２項に記載の装置において、上記
ビデオ表示手段はＣＲＴ表示装置を備えていることを特
徴とする上記ハロー発生装置。 本 特許請求の範囲第５項に記載の装置において、上記
所定分数はほぼ潟であることを特徴とする上記ハロー発
生装置。 −特許請求の範囲第４項に記載の装置において、上記ア
ドレス読取り手段は３ブロツクを備えている第１シフト
レジスタと、３ブロツクを備えている第２シフトレジス
タと、３ブロツクを備えている第５シフトレジスタと、
上記第１シフトレジスタに結合された第１遅延装置と、
上記第１遅延装置に結合された第２遅延装置と、上記第
２遅延装置に結合された第３遅延装置と。 上記第２シフトレジスタに結合された第４遅延装置と、
上記第４遅延装置に結合された第５遅延装置と、上記第
５遅延装置に結合された第６遅延装置と、上記第３シフ
トレジスタに結合された第７遅延装置と、上記第７遅延
装置に結合された第８遅延装置とを備えていることを特
徴とする上記ハロー発生装置。 ＆ 特許請求の範囲第５項に記載の装置において、上記
デジタル信号発生手段は９つの入力端子を有するオアゲ
ートと、否定ゲートと、上記オアゲートおよび上記否定
ゲートから出方信号を受けるように結合されたアンドゲ
ートとを備えていることを特徴とする上記ハロー発生装
置。 ２、特許請求の範囲第６項に記載の装置において、上記
第１遅延装置はシフトレジスタを備えており、上記第４
遅延装置はシフトレジスタを備えていることを特徴とす
る上記ハロー発生装置。 ａ 特許請求の範囲第７項に記載の装置において、上記
第２遅延装置、上記第３遅延装置、上記第５遅延装置、
上記第６遅延装置、上記第７遅延装置および第８遅延装
置は各々Ｄフリップフロップを備えていることを特徴と
する上記ハロー発生装置。 ９ 特許請求の範囲第１項に記載の装置において、上記
所定分数ははホンであることを特徴とする上記ハロー発
生装置。 １（Ｌ 特許請求の範囲第９項に記載の装置において、
上記アドレス読取り手段は、３ブロツクを備えている第
１シフトレジスタと、３ブロツクを備えている第２シフ
トレジスタと、３ブロツクを備えている第３シフトレジ
スタと、上記第１シフトレジスタに結合された第１遅延
装置と、 −に記第１遅延装置に結合された第２遅延装
置と、上記第２遅延装置に結合された第３遅延装置と、
上記第２シフトレジスタに結合された第４遅延装置と、
上記第４遅延装置に結合された第５遅延装置と、上記第
５遅延装置に結合された第６遅延装置と、上記第３シフ
トレジスタに結合された第７遅延装置と、上記第７遅延
装置に結合された第８遅延装置とを備えていることを特
徴とする上記ハロー発生装置。 １１、特許請求の範囲第１０項に記載の装置において、
上記第１遅延装置はシフトレジスタを備えており、上記
第４遅延装置はシフトレジスタを備えており、上記第２
、第５、第５、第６、第７および第８遅延装置は各々Ｄ
フリップフロップを備えていることを特徴とする上記ハ
ロー発生装置。 １２、ビデオ表示装置において照光画素を拡大すること
によって発生されたシンボルの周囲にハローを発生する
装置に２いて％ ＰＸ、Ｙで示した画素のマトリックス
および印加信号に応答して上記画素を照光する手段を備
えているビデオデータを表示する手段と、上記ビデオ表
示手段に結合されて座標を発生し上記座標を表わす信号
を発生し上記照光手段を上記座標と同期させる手段と、
上記画素に対応するアドレスを有しているＢＸ、Ｙで示
したビデオビット信号を記憶する手段と；上記各アドレ
スはＸおよびＹ２進座標によって識別され、上記ビデオ
ビット信号はＸ座標が所定の第１の２進数字を有してお
ｆｉＹ座標が所定のｆ４１の２進数字を有している上記
アドレスにおいてのみ記憶され、上記記憶手段および上
記座標発生手段に結合されて発生された座標１．ｊを表
わす上記座標発生手段からの信号に応答して画素ＰＩ−
２，Ｊ−１、Ｐ□−１，Ｊ−１、Ｐｌ、Ｊ−１％ ＰＩ
−）１．Ｊ−Ｉ Ｓ Ｌ’Ｉ−２，Ｊ ％ ＰＩ−１，
Ｊ ％ Ｐｌ、Ｊ ％ＰＩ＋ＬＪ Ｓ Ｐｒ−２，Ｊ＋
１ ％ ”Ｉ−１，Ｊ＋１％”１．Ｊ＋ｔ ｓＰＩ＋１
、Ｊ＋１％ＰＩ−２，Ｊ＋２ ％ ＰＩ−１，Ｊ−１
−２％ Ｐｌ、Ｊ＋２ ％ＰＩ＋１ 、Ｊ＋２ に対応
する上記アドレスを読取る手段と、上記アドレス読取り
手段に結合されて下記のデジタル信号すなわち を発生する手段と、上記座標発生手段に結ばされて上記
発生された座標ｒ−ｊ＊表わす上記座標発生手段からの
信号に応答して上記画素Ｐ１．Ｊの所定照光輝度を発生
するビデオ背景信号を発生する手段と、上記ビデオ表示
手段、上記デジタル信号発生手段および上記ビデオ背景
信号発生手段に結合されて零デジタル信号および上ｄｃ
ビデオ背景信号に応答して第１信号を発生し１デジタル
信号および上記ビデオ背景信号に応答して第２信号を発
生する手段とを備えており、上記画素Ｐ１．Ｊは上記第
２信号に応答して上記ビデオ表示手段の上記照光手段に
よって上記所だ輝度の所定分数で照光され、上記画素Ｐ
ｉ、、ｒは上記第１信号に応答して上記所定輝度で上記
照光手段によって照光されることを特徴とする上記ノ・
ロー発生装置。 １五 特許請求の範囲第１２項に記載の装置において、
上記記憶手段は画像記憶装置を備えていることを特徴と
する上記ノ・ロー発生装置。 １４、特許請求の範囲第１３項に記載の装置において、
上記ビデオ表示手段はＣＲＴ表示装置を備えていること
を特徴とする上記ノ）ロー発生装置。 １５、特８７ｒ請求の範囲第１４項に記載の装置におい
て、上記所定分数はｔｌぼ古であることを特徴とする上
記ハロー発生装置。 １６、％許請求の範囲第１５項に記載の装置において、
上記アドレス読取り手段は４ブロツクを備えている第１
シフトレジスタと、上記第１シフトレジスタに結合され
た第１遅延装置と、上記第１遅延装置に結合された第２
遅延装置と、上記第２遅延装置に結合された第３遅延装
置と上記第３遅延装置に結合された第４遅延装置と、４
ブロツクを備えている第２シフトレジスタと、上記第２
シフトレジスタに結合された第５遅延装置と、上記第５
遅延装置に結合された第６遅延装置と、上記第６遅延装
置に結合された第７遅延装置と、上記第７遅延装置に結
合された第８遅延装置と、４ブロツクを備えている第５
シフトレジスタと、上記第３シフトレジスタに結合され
た第９遅延装置と、上記第９遅延装置に結合された第１
０遅延装置と、上記第１０遅゛延装置に結合された第１
１遅延装置と、上記＠１１遅延装置に結合された第１２
遅延装！■と、４ブロツクを備えている第４シフトレジ
スタと、上記第４シフトレジスタに結合された第１５遅
延装置と、上記第１３遅延装置に結合された第１４遅延
装置と、上記第１４遅延襞置に結合された第１５遅延装
置とを備えていることを特徴とする上記ハロー発生装置
。 １Ｚ 特許請求の範囲第１６項に記載の装置において、
上記デジタル信号発生手段は１６の入力端子を有する第
１オアゲートと、４つの入力端子を有する第２オアゲー
トと、上記第２オアゲートから出力信号を受けるように
結合された否定ゲートと、上記否定ゲートおよび上記第
１オアゲートから出力信号を受けるように結合されたア
ンドゲートとを備えていることを特徴とする上記ハロー
発生装置。 １ａ特許請求の範囲第１７項に記載の装置において、上
記第１遅延装置、上記第５遅延装置および上記第９遅延
装置は各々シフトレジスタを備えていることを特徴とす
る上記ハロー発生装置。 １９ ％許請求の範囲第１８項に記載の装置において、
上記第２遅延装置、上記第３遅延装置、上記第４遅延装
置、上記第６遅延装置、上記第７遅延装置、上記第８遅
延装置、上記第１０遅延装置、上記第１１遅延装置、上
記第１２遅延装置、上記第１５遅延装置、上記第１４遅
延装置および上記第１５遅延装置は各々Ｄフリップフロ
ップを備えていることを特徴とする上記ノ・ロー発生装
置。 瓦 特許請求の範囲第１２項に記載の装置において上記
所定分数はほぼ３であることを特徴とする上記ハロー発
生装置。 ２、特許請求の範囲第２０項に記載の装置において、上
記アドレス読取り手段は４ブロツクを備えている第１シ
フトレジスタと、上記第１シフトレジスタに結合された
第１遅延装置と、上記第１遅延装置に結合された第２遅
延装置と、上記第２遅延装置に結合された第３遅延装置
４と、上記第３遅延装置に結合された第４遅延装置と、
４ブロツクを備えている第２シフトレジスタと、上記第
２シフトレジスタに結合された第５遅延装置と、上記第
５遅延装置に結合された第６遅延装置と、上記第６遅延
装置に結合された第７遅延装置と、上記第７遅延装置に
結合された第８遅延装置と、４ブロツクを備えている第
３シフトレジスタと、上記第６シフトレジスタに結合さ
れた第９遅延装置と、上記第９遅延装置に結合された第
１０遅延装置と、上記第１０遅延装置に結合された第１
１遅延装置と、上記第１１遅延装置に結合された第１２
遅延装置と、４ブロツクを備えている第４シフトレジス
タと、上記第４シフトレジスタに結合された第１５遅延
装置と、上記第１３遅延装置に結合された第１４遅延装
置と、上記第１４遅延装置に結合された第１５遅延装置
とを備えていることを特徴とする上記ハロー発生装置。 Ｕ 特許請求の範囲第２１項に記載の装置において、上
記第１、第５および第９遅延装置は各々シフトレジスタ
を備えておシ、上記第２、第３、第４、第６、第７、第
８、第１０．第１１、第１２、ＷＪ１３、第１４および
第１５遅延装置は各々Ｄクリップ７０ツブを備えている
ことを特徴とする上記ハロー発生装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| US06/553,223 US4570182A (en) | 1983-11-18 | 1983-11-18 | Halo generator for CRT display symbols |
| US553223 | 1983-11-18 |
Publications (2)
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|---|---|
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Family Applications (1)
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| JP59212406A Expired - Lifetime JPH0756588B2 (ja) | 1983-11-18 | 1984-10-09 | Ｃｒｔ表示シンボル用ハロー発生装置 |
Country Status (6)
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|---|---|
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| DK (1) | DK164976C (ja) |
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