JPH0735814A - Ｂｔ装置 - Google Patents
Ｂｔ装置Info
- Publication number
- JPH0735814A JPH0735814A JP5158492A JP15849293A JPH0735814A JP H0735814 A JPH0735814 A JP H0735814A JP 5158492 A JP5158492 A JP 5158492A JP 15849293 A JP15849293 A JP 15849293A JP H0735814 A JPH0735814 A JP H0735814A
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- JP
- Japan
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- input
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】ＢＴ装置の自己診断方式に於いて、パタン発生
器もしくはその経路の以上を確実に検出する。 【構成】パタン発生器が発生する信号のパタン列を、発
生順序に従って符号化する符号発生器と、符号発生器に
よって生成された符号と序め演算等によって求めた期待
値を比較する比較器とを有する。
器もしくはその経路の以上を確実に検出する。 【構成】パタン発生器が発生する信号のパタン列を、発
生順序に従って符号化する符号発生器と、符号発生器に
よって生成された符号と序め演算等によって求めた期待
値を比較する比較器とを有する。
Description
【０００１】
【産業上の利用分野】本発明は被試験半導体集積回路
（以下ＤＵＴ）を高温状態に保管し、且つ電源電圧や入
力電圧波形を印加して寿命加速試験を行なうバーンイン
テスト装置（以下ＢＴ装置）に関する。
（以下ＤＵＴ）を高温状態に保管し、且つ電源電圧や入
力電圧波形を印加して寿命加速試験を行なうバーンイン
テスト装置（以下ＢＴ装置）に関する。
【０００２】
【従来の技術】従来この種のＢＴ装置は、装置自身の動
作信頼性を高める為に、ＤＵＴに印加する電源電圧や入
力電圧波形が正常に出力されているか自己診断する機能
を有していた。
作信頼性を高める為に、ＤＵＴに印加する電源電圧や入
力電圧波形が正常に出力されているか自己診断する機能
を有していた。
【０００３】以下、図４を用いて、従来の自己診断方式
を説明する。
を説明する。
【０００４】図４に於いて、１はパタン発生器、２はド
ライバ、３は抵抗、４はＢＴボード、５はパタン比較
器、６は基準レベル、７はストロボ、８は判定結果、１
３はレベル比較器である。
ライバ、３は抵抗、４はＢＴボード、５はパタン比較
器、６は基準レベル、７はストロボ、８は判定結果、１
３はレベル比較器である。
【０００５】説明の便宜の為、４のＢＴボードに搭載す
るＤＵＴは記憶装置であり、入力電圧波形として、アド
レス信号や書き込み読み出し信号を印加すると活性化
し、寿命加速試験されるものとする。
るＤＵＴは記憶装置であり、入力電圧波形として、アド
レス信号や書き込み読み出し信号を印加すると活性化
し、寿命加速試験されるものとする。
【０００６】始めに図示しない装置制御部は図示しない
タイミング発生器を駆動して装置制御の為のクロックや
ストロボ信号を発生する。
タイミング発生器を駆動して装置制御の為のクロックや
ストロボ信号を発生する。
【０００７】１のパタン発生器はタイミング発生器から
の制御信号を受けて、ＤＵＴに印加するアドレス信号や
書き込み読み出し信号の電圧増幅前の信号を発生する。
の制御信号を受けて、ＤＵＴに印加するアドレス信号や
書き込み読み出し信号の電圧増幅前の信号を発生する。
【０００８】２のドライバは１のパタン発生器の信号を
電圧増幅して、３の抵抗を介して４のＢＴボードに印加
する。
電圧増幅して、３の抵抗を介して４のＢＴボードに印加
する。
【０００９】ここで３の抵抗は過負荷から２のドライバ
を保護する作用を有する。
を保護する作用を有する。
【００１０】１３のレベル比較器は、一方の入力に４の
ＢＴボードに印加すると同じアドレス信号又は書き込み
読み出し信号を入力し、他方の入力に６の基準レベルを
入力すると両者の電圧レベルを比較してレベル比較結果
をパタン列として出力する。
ＢＴボードに印加すると同じアドレス信号又は書き込み
読み出し信号を入力し、他方の入力に６の基準レベルを
入力すると両者の電圧レベルを比較してレベル比較結果
をパタン列として出力する。
【００１１】５のパタン比較器は、一方の入力に１のパ
タン発生器が発生する信号を入力し、他方の入力に１３
のレベル比較器からのレベル比較結果を入力すると、７
のストロボに同期して両者のパタン波形を比較して８の
判定結果を出力する。
タン発生器が発生する信号を入力し、他方の入力に１３
のレベル比較器からのレベル比較結果を入力すると、７
のストロボに同期して両者のパタン波形を比較して８の
判定結果を出力する。
【００１２】５のパタン比較器は通常排他的論理和等の
一致回路で構成されるので、両者の入力が同相であれば
８の判定結果は良判定となる。
一致回路で構成されるので、両者の入力が同相であれば
８の判定結果は良判定となる。
【００１３】即ち、例えば４のＢＴボード内でＤＵＴが
ＧＮＤにショートした場合、３の抵抗で電力損失が発生
するので、１３のレベル比較器はレベル不良信号を発生
する。
ＧＮＤにショートした場合、３の抵抗で電力損失が発生
するので、１３のレベル比較器はレベル不良信号を発生
する。
【００１４】すると、５のパタン比較器は両者の入力が
不一致であるため８の判定結果を不良判定とする。
不一致であるため８の判定結果を不良判定とする。
【００１５】以上説明したように、従来の技術によれば
４のＢＴボード内でＤＵＴがＧＮＤや電源にショートし
た場合、３の抵抗が破損した場合、２のドライバが異常
を起こした場合には１３のレベル比較器と５のパタン比
較器とによってＢＴ装置の自己診断を行なう事が出来
る。
４のＢＴボード内でＤＵＴがＧＮＤや電源にショートし
た場合、３の抵抗が破損した場合、２のドライバが異常
を起こした場合には１３のレベル比較器と５のパタン比
較器とによってＢＴ装置の自己診断を行なう事が出来
る。
【００１６】
【発明が解決しようとする課題】ところが、従来の技術
に依れば２のドライバの入力信号と４のＢＴボードの入
力信号とのレベル及びパタン比較であったため、１のパ
タン発生器もしくはその経路が異常であっても自己診断
に依って発見出来ない欠点があった。
に依れば２のドライバの入力信号と４のＢＴボードの入
力信号とのレベル及びパタン比較であったため、１のパ
タン発生器もしくはその経路が異常であっても自己診断
に依って発見出来ない欠点があった。
【００１７】
【課題を解決するための手段】上述した従来のＢＴ装置
は、自己診断に於いて２のドライバの入力信号と４のＢ
Ｔボードの入力信号とをレベル及びパタン比較する方式
であったのに対し、本発明のＢＴ装置は、自己診断に於
いて４のＢＴボードの入力信号レベルを検査する以外
に、１のパタン発生器が発生するアドレス信号や書き込
み読み出し信号のパタン列を、発生順序に従って符号化
して、その結果を予め演算等によって求めた期待値と比
較検査する方式上の相違点を有する。
は、自己診断に於いて２のドライバの入力信号と４のＢ
Ｔボードの入力信号とをレベル及びパタン比較する方式
であったのに対し、本発明のＢＴ装置は、自己診断に於
いて４のＢＴボードの入力信号レベルを検査する以外
に、１のパタン発生器が発生するアドレス信号や書き込
み読み出し信号のパタン列を、発生順序に従って符号化
して、その結果を予め演算等によって求めた期待値と比
較検査する方式上の相違点を有する。
【００１８】本発明は、パタン発生器が発生するパタン
列をクロックに同期させて符号化する符号発生器と、符
号発生器によって発生された符号を期待値と比較する比
較器とを有する。
列をクロックに同期させて符号化する符号発生器と、符
号発生器によって発生された符号を期待値と比較する比
較器とを有する。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２０】図１，図２は本発明のＢＴ装置の構成を示
すブロック図であり、図２は図１の部分抜粋図である。
すブロック図であり、図２は図１の部分抜粋図である。
【００２１】以下、図１，図２を用いて、本発明の自己
診断方式を説明する。
診断方式を説明する。
【００２２】図１，図２に於いて、１はパタン発生器、
２はドライバ、３は抵抗、４はＢＴボード、６は基準レ
ベル、８は判定結果、１３はレベル比較器、１０はクロ
ック、１１は符号出力端子、１２は期待値、９は符号発
生器、１４は入力パタン、１６は比較器である。
２はドライバ、３は抵抗、４はＢＴボード、６は基準レ
ベル、８は判定結果、１３はレベル比較器、１０はクロ
ック、１１は符号出力端子、１２は期待値、９は符号発
生器、１４は入力パタン、１６は比較器である。
【００２３】説明の便宜上の設定は従来技術の説明と同
じである。
じである。
【００２４】図１に於いて、１のパタン発生器はアドレ
ス信号や書き込み読み出し信号の電圧増幅前の信号を発
生する。
ス信号や書き込み読み出し信号の電圧増幅前の信号を発
生する。
【００２５】２のドライバは１のパタン発生器の信号を
電圧増幅して、３の抵抗を介して４のＢＴボードに印加
する。
電圧増幅して、３の抵抗を介して４のＢＴボードに印加
する。
【００２６】１３のレベル比較器は、一方の入力に４の
ＢＴボードに印加すると同じアドレス信号又は書き込み
読み出し信号を入力し、他方の入力に６の基準レベルを
入力すると両者の電圧レベルを比較してレベル比較結果
をパタン列として出力する。
ＢＴボードに印加すると同じアドレス信号又は書き込み
読み出し信号を入力し、他方の入力に６の基準レベルを
入力すると両者の電圧レベルを比較してレベル比較結果
をパタン列として出力する。
【００２７】９の符号発生器は、一方の入力に１３のレ
ベル比較器の出力パタン列（であって１４の入力パタ
ン）を入力し、他方の入力に１０のクロックを入力する
と入力パタン列を順次演算符号化して、パタン走行が停
止すると最終の符号を１１の符号出力端子に出力する。
ベル比較器の出力パタン列（であって１４の入力パタ
ン）を入力し、他方の入力に１０のクロックを入力する
と入力パタン列を順次演算符号化して、パタン走行が停
止すると最終の符号を１１の符号出力端子に出力する。
【００２８】１６の比較器は一方の入力に１１の符号出
力端子の出力を、また他方の入力に予め演算等によって
求めた１２の期待値を入力すると、両者のパタン比較を
行なって８の判定結果を出力する。
力端子の出力を、また他方の入力に予め演算等によって
求めた１２の期待値を入力すると、両者のパタン比較を
行なって８の判定結果を出力する。
【００２９】１６の比較器は通常一致回路で構成される
ので、両者が一致すれば８の判定結果は良判定となる。
ので、両者が一致すれば８の判定結果は良判定となる。
【００３０】即ち、例えば４のＢＴボート内でＤＵＴが
ＧＮＤにショートした場合、３の抵抗が電力損失が発生
するので、１３のレベル比較器はレベル不良信号を発生
する。
ＧＮＤにショートした場合、３の抵抗が電力損失が発生
するので、１３のレベル比較器はレベル不良信号を発生
する。
【００３１】すると、９の符号発生器は１１の符号出力
端子に不良の符号を生成する。
端子に不良の符号を生成する。
【００３２】従って、１６の比較器は符号と１２の期待
値とが不一致であるため８の判定結果を不良判定とす
る。
値とが不一致であるため８の判定結果を不良判定とす
る。
【００３３】更に、例えばのパタン発生器が故障等の理
由で期待しないパタン列を発生すると、９の符号発生器
は１１の符号出力端子に不良の符号を生成して、８の判
定結果を不良判定とする。
由で期待しないパタン列を発生すると、９の符号発生器
は１１の符号出力端子に不良の符号を生成して、８の判
定結果を不良判定とする。
【００３４】次に、図３を用いて９の符号発生器の動作
について説明する。
について説明する。
【００３５】符号発生器は伝送ラインの誤り検出等に用
いられて公知であるシグネチャレジスタを例にとって説
明する。
いられて公知であるシグネチャレジスタを例にとって説
明する。
【００３６】図３に於いて１０はクロック、１１は符号
出力端子、１４は入力パタン、１５は排他的論理和であ
る。
出力端子、１４は入力パタン、１５は排他的論理和であ
る。
【００３７】１４の入力パタンＩ（Ｘ）Ｉm Ｘm ＋…Ｉ
2 Ｘ2 ＋Ｉ1 Ｘ＋Ｉ0 を１０のクロックに同期させて、
ｎ個からなる１５の排他的論理和とｎ個からなるレジス
タＤi とに高次の項より順次入力すると、最初に入力し
た項がレジスタＤn-1 に達した（“１”になった）時、
ｐi のスイッチを介して１５の排他的論理和に対して帰
還がかかる。（この時ｐi のスイッチ指定は予め開放か
短絡かが決定されているものとする）。
2 Ｘ2 ＋Ｉ1 Ｘ＋Ｉ0 を１０のクロックに同期させて、
ｎ個からなる１５の排他的論理和とｎ個からなるレジス
タＤi とに高次の項より順次入力すると、最初に入力し
た項がレジスタＤn-1 に達した（“１”になった）時、
ｐi のスイッチを介して１５の排他的論理和に対して帰
還がかかる。（この時ｐi のスイッチ指定は予め開放か
短絡かが決定されているものとする）。
【００３８】すると、帰還のかかった１５の排他的論理
和では演算が行なわれて次段のレジスタＤi に演算結果
を送り込む。
和では演算が行なわれて次段のレジスタＤi に演算結果
を送り込む。
【００３９】即ち、図３は特性多項式Ｐ（Ｘ）＝Ｘn ＋
Ｐn-1 Ｘn-1 ＋…＋Ｐ2 Ｘ2 ＋Ｐ1Ｘ＋Ｐ0 による除算
を行なう回路である。
Ｐn-1 Ｘn-1 ＋…＋Ｐ2 Ｘ2 ＋Ｐ1Ｘ＋Ｐ0 による除算
を行なう回路である。
【００４０】従って、出力列Ｙ（Ｘ）は１４の入力パタ
ンＩ（Ｘ）のＰ（Ｘ）による商Ｑ（Ｘ）であり、レジス
タの中には最終的に剰余Ｒ（Ｘ）が残る。
ンＩ（Ｘ）のＰ（Ｘ）による商Ｑ（Ｘ）であり、レジス
タの中には最終的に剰余Ｒ（Ｘ）が残る。
【００４１】このように、剰余Ｒ（Ｘ）は入力パタンＩ
（Ｘ）の圧縮パタン列として符号化され、シグネチャと
呼ばれる。
（Ｘ）の圧縮パタン列として符号化され、シグネチャと
呼ばれる。
【００４２】実施例１では、従来方法に於ける５のパタ
ン比較器を省略して図２の９の符号発生器の一方の入力
端子に４のＢＴボードに印加すると同じアドレス信号又
は書き込み読み出し信号を入力したのに対して、実施例
２，３は図４の従来方式に於ける５のパタン比較器を含
む方式に加えて、９の符号発生器と１６の比較器を追加
して構成するものである。
ン比較器を省略して図２の９の符号発生器の一方の入力
端子に４のＢＴボードに印加すると同じアドレス信号又
は書き込み読み出し信号を入力したのに対して、実施例
２，３は図４の従来方式に於ける５のパタン比較器を含
む方式に加えて、９の符号発生器と１６の比較器を追加
して構成するものである。
【００４３】即ち、実施例２では１のパタン発生器の出
力を９の符号発生器の一方の入力端子に入力し、実施例
３では４のＢＴボードに印加すると同じアドレス信号又
は書き込み読み出し信号を９の符号発生器の一方の入力
端子に入力して符号化する構成とするものである。
力を９の符号発生器の一方の入力端子に入力し、実施例
３では４のＢＴボードに印加すると同じアドレス信号又
は書き込み読み出し信号を９の符号発生器の一方の入力
端子に入力して符号化する構成とするものである。
【００４４】
【発明の効果】以上説明したように、本発明のＢＴ装置
は、自己診断に於いて４のＢＴボードの入力信号レベル
を検査する以外に、１のパタン発生器が発生するアドレ
ス信号や書き込み読み出し信号のパタン列を、発生順序
に従って符号化して、その結果を予め演算等によって求
めた期待値と比較検査する自己診断方式をとるので、１
のパタン発生器もしくはその経路の故障を確実に検査で
きる効果が有る。
は、自己診断に於いて４のＢＴボードの入力信号レベル
を検査する以外に、１のパタン発生器が発生するアドレ
ス信号や書き込み読み出し信号のパタン列を、発生順序
に従って符号化して、その結果を予め演算等によって求
めた期待値と比較検査する自己診断方式をとるので、１
のパタン発生器もしくはその経路の故障を確実に検査で
きる効果が有る。
【図１】図１は本発明のＢＴ装置の構成を示すブロック
図である。
図である。
【図２】図２は図１の部分抜枠図である。
【図３】図３は符号発生器のブロック図である。
【図４】図４は従来のＢＴ装置に於ける自己診断方式の
ブロック図である。
ブロック図である。
１ パタン発生器 ２ ドライバ ３ 抵抗 ４ ＢＴボード ６ 基準レベル ８ 判定結果 １３ レベル比較器 １０ クロック １１ 符号出力端子 １２ 期待値 ９ 符号発生器 １４ 入力パタン １６ 比較器 １５ 排他的論理和 ５ パタン比較器 ７ ストロボ
Claims (1)
- 【請求項１】 パタン発生器が発生するパタン列をクロ
ックに同期させて符号化する符号発生器と、符号発生器
によって発生された符号を期待値と比較する比較器とを
具備したＢＴ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158492A JPH0735814A (ja) | 1993-06-29 | 1993-06-29 | Ｂｔ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158492A JPH0735814A (ja) | 1993-06-29 | 1993-06-29 | Ｂｔ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0735814A true JPH0735814A (ja) | 1995-02-07 |
Family
ID=15672930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158492A Pending JPH0735814A (ja) | 1993-06-29 | 1993-06-29 | Ｂｔ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0735814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011053065A (ja) * | 2009-09-01 | 2011-03-17 | Advantest Corp | 試験装置、試験方法、プログラムおよびインターフェイス回路 |
-
1993
- 1993-06-29 JP JP5158492A patent/JPH0735814A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011053065A (ja) * | 2009-09-01 | 2011-03-17 | Advantest Corp | 試験装置、試験方法、プログラムおよびインターフェイス回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |