JPH07319777A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】演算装置およびシステムバスを用いることなく
メモリのテストを行なう。 【構成】アドレス発生器８で生成したアドレス信号９と
システムバス１からのバスアドレス信号７を切替えるア
ドレス切替器１０、データ発生器１３で生成したデータ
信号１４とシステムバス１からのバスデータ信号１２を
切替えるデータ切替器１５、メモリ２に書き込んだデー
タ１６とメモリ２から読み出したデータ１７を比較する
比較器１８、外部からのテスト要求を検知しメモリテス
ト制御信号２０を生成し、比較結果を演算装置に通知す
るメモリテスト制御器１９で構成した。 【効果】演算装置およびシステムバスを用いずにメモリ
データの書き込み／読み込み／比較を行なうことが可能
なため、演算装置の性能に依存することなくメモリテス
トが可能で、メモリテストと同時に演算装置およびシス
テムバスを他のテストに使用することが可能。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に使用する
メモリ制御装置に関するものである。

【０００２】

【従来の技術】近年、メモリ技術の進展に伴い、大容量
のメモリ装置を有する情報処理装置が多数開発されてい
る。一般に、情報処理装置は演算結果の信頼性を高める
ために、電源を投入したとき、または使用者の操作によ
って、自己診断プログラムに基づいてメモリ装置が正し
く動作するかを試験する仕組みになっている。

【０００３】以下に従来のメモリ制御装置を用いた情報
処理装置のメモリの試験方法について説明する。図３は
従来のメモリ制御装置を使用した情報処理装置を示すも
のである。図３において、２７は演算装置である。２８
は自己診断プログラムが書き込まれている読み出し専用
メモリである。２９は演算装置２７と読み出し専用メモ
リ２８とメモリ制御装置３０との間でデータのやりとり
を行なうためのシステムバスである。３１はメモリ制御
装置３０により制御されるメモリである。

【０００４】以上のように構成された情報処理装置にお
けるメモリの試験方法について、以下その動作を説明す
る。演算装置２７は読み出し専用メモリ２８に格納され
ている自己診断プログラムに基づいてメモリの試験を行
なう。まず、演算装置２７は読み出し専用メモリ２８か
らアドレスとデータと書き込み命令を読み出し、メモリ
制御装置３０にデータとアドレスとバス制御信号を送
る。メモリ制御装置３０は演算装置２７からのバス制御
信号に基づいてメモリ制御信号を生成し、メモリ３１に
データを書き込む。次に、演算装置２７は書き込み処理
と同様に、読み出し専用メモリ２８からアドレスと読み
出し命令を読み出し、メモリ制御装置３０にアドレスと
バス制御信号を送る。メモリ制御装置３０は演算装置２
７からのバス制御信号に基づいてメモリ制御信号を生成
し、メモリ３１からデータを読み出す。演算装置２７は
読み出し専用メモリ２８からの書き込みデータとメモリ
３１からの読み出しデータを比較し、同一でない場合に
は作業者にメモリに異常があることを通知する。また、
演算装置２７と読み出し専用メモリ２８とメモリ制御装
置３０の間のデータ、アドレス、制御信号の転送はシス
テムバス２９を介して行なわれる。なお、上記書き込み
処理と読み出し処理を同じアドレスで交互に行なうとメ
モリ３１とメモリ制御装置３０の間のアドレスの信号線
に異常がある場合、異常を検出できないため、上記書き
込み処理はアドレスを変更して複数回行ない、その後、
読み出し処理を行なうことで、アドレスの信号線に異常
がある場合も検出できるようにする。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の構成でメモリの試験を行なう場合、演算装置がデー
タ、アドレス、制御信号の転送およびメモリに書き込ん
だデータと読み出したデータの比較を繰り返し行なうた
め、メモリ試験の所用時間が演算装置の性能に大きく依
存すること、またデータ、アドレス、制御信号の転送が
システムバスを介して行なわれるため、メモリ試験を行
なっている間、演算装置およびシステムバスを他の部分
のテストなど、メモリテスト以外の用途に使用すること
ができないことが問題として挙げられている。

【０００６】本発明は上記従来の問題点を解決するもの
で、演算装置やシステムバスを使用することなしに、メ
モリ装置を高速に試験する機能を持ったメモリ制御装置
を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明のメモリ制御装置は、外部からのテスト要
求を検知し、メモリテスト制御信号／データ／アドレス
を発生させる手段と、システムバスからの信号と発生し
た前記各信号とを切替えるための手段と、メモリに書き
込んだデータと読み出したデータを比較する手段と、比
較結果を演算装置に通達する手段を備えたものである。

【０００８】

【作用】上記構成により、まずメモリ制御装置は外部か
らのテスト要求を検知すると、制御信号切替器、データ
切替器、アドレス切替器を用いてシステムバスからの信
号をメモリ制御装置から切り離す。次にメモリテスト制
御器、データ発生器、アドレス発生器より試験に用いる
メモリテスト制御信号、データ、アドレスを発生させ
る。この信号を用いてメモリへのデータ読み書きを行な
い、比較器はメモリに書き込んだデータと読み出したデ
ータの比較を行なう。メモリテスト制御器はこの比較結
果に基づいて、メモリに異常がある場合は演算装置に通
知する。メモリに異常がない場合は試験が終了した時点
で演算装置へメモリに異常がないことを通知する。

【０００９】このように、演算装置およびシステムバス
を使用することなしにメモリの試験を行なうため、演算
装置の性能に依存することなしに、メモリの性能に基づ
いて高速にメモリの試験を行なうことが可能である。ま
た、メモリ試験の間、他の部分の試験を演算装置および
システムバスを用いて行なうことが可能であり、システ
ム全体のテストを高速に行なうことができるという効果
を有する。

【００１０】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図２は本発明におけるメモリ制御装
置を用いた情報処理装置を示すブロック図である。図２
において、２３は演算装置である。２４は演算装置２３
と後述するデータ発生器、アドレス発生器、比較器など
のメモリテスト機能を持つメモリ制御装置２５との間の
データをやりとりするシステムバスである。２６はメモ
リテスト機能を持つメモリ制御装置２５により制御され
るメモリである。

【００１１】図１は図２に示すメモリ制御装置の詳細に
示すブロック図である。図１において、１はシステムバ
スである。２はメモリである。３は演算装置からのバス
制御信号である。４はバス制御信号３とメモリテスト制
御器１９からのメモリテスト制御信号２０を切替える制
御信号切替器である。５はバス制御信号３またはメモリ
テスト制御信号２０を基にメモリ制御信号６を生成し、
メモリ２を制御するメモリ制御信号発生器である。７は
演算装置からのバスアドレス信号である。８はメモリテ
スト制御信号２０によりアドレスを生成するアドレス発
生器である。９はアドレス発生器で生成されたアドレス
信号である。１０は演算装置からのバスアドレス信号７
とアドレス発生器８からのアドレス信号９をメモリ制御
信号２０により切替えるアドレス切替器である。１１は
アドレス切替器１０からメモリ２に供給されるメモリア
ドレス信号である。１２は演算装置からのバスデータ信
号である。１３はメモリテスト制御信号２０によりデー
タを生成するデータ発生器である。１４はデータ発生器
で生成されたデータ信号である。１５は演算装置からの
バスデータ信号１２とデータ発生器１３からのデータ信
号１４をメモリ制御信号２０により切替えるデータ切替
器である。１６はデータ切替器１５からメモリ２に書き
込まれるデータ信号である。１７はメモリ２から読み出
されたデータ信号であり、バスデータ信号１２としてシ
ステムバス１を通して演算装置に供給できる。１８はデ
ータ発生器１３から出力されたデータ信号１４とメモリ
２から読み出されたデータ信号１７の２つのデータが同
一のものかを比較する比較器である。１９は演算装置と
テスト要求の通知やメモリ２の試験の結果を通知の送受
信を行なうとともにメモリ２の試験を制御するメモリテ
スト制御器であり、前述のようにメモリテスト制御信号
２０を出力する。２１は演算装置からメモリテスト制御
器１９に送られるテスト要求信号である。２２はメモリ
の試験の結果を演算装置へ通知するためにメモリテスト
制御器１９から送られる通知信号である。

【００１２】以上のように構成された情報処理装置のメ
モリの試験方法について、その動作について説明する。
まず、演算装置は自己診断プログラムもしくは作業者の
操作に基づいて、メモリテスト制御器１９にテスト要求
信号２１を通知する。テスト要求信号２１を受けとった
メモリテスト制御器１９は制御信号切替器４、アドレス
切替器１０、データ切替器１５を用いて、システムバス
１からのバス制御信号３、バスアドレス信号７、バスデ
ータ信号１２をそれぞれメモリテスト制御器１９からの
メモリテスト制御信号２０、アドレス発生器８からのア
ドレス信号９、データ発生器１３からのデータ信号１４
に切替える。

【００１３】アドレス発生器８およびデータ発生器１３
は試験のためのアドレスとデータを生成する。また、メ
モリテスト制御器１９からのメモリテスト制御信号２０
に基づいてメモリ制御信号発生器５で書き込みのための
メモリ制御信号６を生成し、前記データを前記アドレス
に基づいてメモリ２に書き込む。この書き込み処理はデ
ータおよびアドレスを変更して複数回行なう。

【００１４】同様に、読み出し時にも、アドレス発生器
８およびデータ発生器１３で書き込みに使用した同一の
アドレスとデータを生成する。このデータ信号１４は比
較器１８に転送される。また、メモリテスト制御器１９
からのメモリテスト制御信号２０に基づいてメモリ制御
信号発生器５で読み出しのためのメモリ制御信号を生成
し、前記アドレスに基づいてメモリ２からデータを読み
出す。この読み出されたデータ１７は比較器１８に転送
される。比較器１８はデータ発生器１３で生成したデー
タ信号１４とメモリ２から読み出された信号１７を比較
する。もし、同一のデータでない場合には、メモリテス
ト制御器１９はメモリに異常があることを演算装置に通
知する通知信号２２をシステムバスの割り込み信号を介
して通知する。データが同一の場合は試験が終了するま
で書き込み、読み出し、比較を繰り返し、試験終了後に
メモリに異常がないことを演算装置に通知する。なお、
上記書き込み処理と読み出し処理を同じアドレスで交互
に行なうとメモリとメモリ制御装置の間のアドレスの信
号線に異常がある場合、異常を検出できないため、上記
書き込み処理はアドレスを変更して複数回行ない、その
後、読み出し処理を行なうことで、アドレスの信号線に
異常がある場合も検出できるようにする。

【００１５】

【発明の効果】以上のように本発明によれば、メモリの
試験に必要なメモリテスト制御信号、アドレス信号、デ
ータ信号をメモリ制御装置で生成し、メモリの試験に演
算装置およびシステムバスを使用しないため、演算装置
の性能に依存することなくメモリの性能に基づいて高速
にメモリの試験を行なう効果が得られる。また、メモリ
の試験を行なう間、演算装置およびシステムバスを他の
部分の試験に使用することが可能であるため、システム
全体の試験に要する時間を大幅に短縮する効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のメモリ制御装置の詳細に示
すブロック図である。

【図２】本発明の一実施例のメモリ制御装置を備えた情
報処理装置を示すブロック図である。

【図３】従来のメモリ制御装置を備えた情報処理装置を
示すブロック図である。

【符号の説明】

１ システムバス ２ メモリ ３ バス制御信号 ４ 制御信号切替器 ５ メモリ制御信号発生器 ６ メモリ制御信号 ７ バスアドレス信号 ８ アドレス発生器 ９，１１ メモリアドレス信号 １０ アドレス切替器 １２ バスデータ信号 １３ データ発生器 １４，１６ 書き込みデータ信号 １５ データ切替器 １７ 読み出しデータ信号 １８ 比較器 １９ メモリテスト制御器 ２０ メモリテスト制御信号 ２１ テスト要求信号 ２２ 通知信号 ２３ 演算装置 ２４ システムバス ２５ メモリ制御装置 ２６ メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部からのテスト要求を検知し、メモリ
   テスト制御信号を生成するメモリテスト制御器と、前記
   メモリテスト制御信号によりメモリ試験のためのデータ
   を生成するデータ発信器およびアドレスを生成するアド
   レス発生器と、生成した前記各信号とシステムバスから
   の信号を切替える制御信号切替器、データ切替器、アド
   レス切替器と、メモリに書き込んだデータとメモリから
   読み出したデータを比較する比較器と、比較結果を演算
   装置に通達する手段を備えたメモリ制御装置。