KR20000041123A - 교환기의 이중화 제어 구조를 위한 메모리 비교장치 - Google Patents

교환기의 이중화 제어 구조를 위한 메모리 비교장치 Download PDF

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Abstract

본 발명은 교환기의 이중화 제어 구조를 위한 메모리 비교 장치에 관한 것으로, 커맨드 레지스터 및 상태 레지스터(130)는 중앙 처리 유니트(110)와 접속되어 액티브 정보 및 액티브측과 스탠바이측의 비교 동작을 얼마만큼 자주할 것인가에 대한 주기 정보 및 어드레스 발생에 따른 시작 정보를 발생하여 어드레스/제어 신호 발생부(164)로 전송한다. 어드레스/제어 신호 발생부(164)는 메모리(140)에 해당되는 어드레스를 발생시켜 메모리 제어기(130)로 전송하고, 메모리(240)에 해당되는 어드레스를 발생시켜 메모리 제어기(230)로 전송한다. 이러한 어드레스/제어 신호 발생부(164)의 어드레스 발생에 따라 제어부(168)가 동작된다. 이와같이 제어부(168)에 의하여 동작되는 데이터 액티브 저장부(165)는 메모리(140)에 저장된 주소 및 데이터를 리드하여 저장하고, 데이터 스탠바이 저장부(166)는 메모리(240)에 저장된 주소 및 데이터를 리드하여 저장한다. 상기 저장된 주소 및 데이터를 비교부(167)에 의하여 각각 비교하여 비교 결과 다르면, 인터럽트 발생기(169)로 인터럽트 발생 요구 메시지를 전송한다. 인터럽트 발생기(169)는 인터럽트 발생 요구 메시지에 의하여 인터럽트를 중앙 처리 유니트(110)로 발생한다. 따라서, 시스템 운용자로 하여금 스탠바이측 프로세서(200)내의 메모리(240) 이상 상태를 즉각적으로 통보받고, 즉각적으로 조치할 수 있는 효과가 있다.

Description

교환기의 이중화 제어 구조를 위한 메모리 비교 장치
본 발명은 교환기의 이중화 제어 구조를 위한 메모리 비교 장치에 관한 것으로, 특히 액티브 및 스탠바이측 프로세서내의 메모리를 동시에 관찰함으로써, 메모리에 이상발생시 즉각적으로 조치할 수 있도록 한 교환기의 이중화 제어 구조를 위한 메모리 비교 장치에 관한 것이다.
통상적으로, 교환기는 이중화 구성을 갖는 두개의 프로세서를 포함한다. 이들 각각의 프로세서는 각기 선택적으로 액티브 또는 스탠바이 상태로 구동된다. 액티브 상태의 프로세서가 동작상의 오류에 의하여 스탠바이로 절환되면, 스탠바이 상태로 대기하고 있던 프로세서가 액티브로 절환된다. 따라서, 액티브 프로세서는 액티브와 스탠바이 상태로 상호 절환되기 이전에 그동안 수행하던 주소 및 데이터를 스탠바이 프로세서내의 메모리에 라이트하므로써, 프로세서 작업의 연속 수행이 가능하게 된다.
즉, 종래 교환기의 이중화 제어 구조를 나타낸 시스템 블록 구성도는 도 1 에 도시된 바와 같이, 이중화 구성을 갖는 프로세서(10, 20)는 액티브측 메모리(14)와 스탠바이측 메모리(24)를 항상 동일하게 유지시키는 이중화 구조를 가지고 있다. 보다 상세하게 설명하면, 프로세서(10)는 액티브로 동작하고, 프로세서(20)는 스탠바이로 동작하는 상황에서 액티브 프로세서(10)의 중앙 처리 유니트(11)가 메모리(14)를 억세스하기 위하여 메모리 제어기(12)로 메모리(14) 억세스 요구 메시지를 전송한다. 메모리 제어기(12)는 메모리(14) 억세스 요구 메시지에 따라 제 1 버퍼(13)를 열고 중앙 처리 유니트(11)에서 메모리(14)로 주소 및 데이터를 입력할 수 있도록 하는 라이트 동작을 수행한다. 이와 동시에, 메모리 제어기(12)는 스탠바이측 프로세서(20)내의 메모리 제어기(22)로 라이트 동작을 요구한다. 스탠바이측 프로세서(20)내의 메모리 제어기(22)는 제 2 버퍼(25)를 열어 중앙 처리 유니트(11)로부터 제 1 버퍼(13) 및 제 2 버퍼(15)를 통하여 전송된 주소 및 데이터를 메모리(24)에 입력시킬 수 있도록 라이트 동작을 수행한다.
이와같이, 중앙 처리 유니트(11)는 메모리 제어기(12, 22)를 제어하여 현재 진행중인 주소 및 데이터를 동시에 메모리(14, 24)에 라이트할 수 있는 것이다. 그러나, 스탠바이측 프로세서(20)내의 메모리(24)에 라이트된 데이터가 액티브측 메모리(14)에 라이트된 주소 및 데이터와 동일한지를 판단할 수 없으며, 또한 스탠바이측 프로세서(20)의 일부기능 고장에 의하여 어드레스 혹은 데이터가 깨져 잘못 라이트될 경우 그에 따른 오류 검출을 발견할 수 없다는 것이다. 이는 스탠바이측 프로세서(20)가 동일 프로그램, 동일 데이터를 유지하지 못해 스탠바이 프로세서(20)로써의 기능을 상실하게 되어 운용자는 이를 알 수 없어 고장 발생시 서비스의 연속성을 보장해야 하는 통신 처리 시스템에 치명타가 된다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 액티브 및 스탠바이측 메모리의 내용이 서로 일치하는가를 실시간 및 주기적으로 비교함으로써, 스탠바이측 메모리에 이상 발생시 즉각 조치할 수 있도록 한 교환기의 이중화 제어 구조를 위한 메모리 비교 장치를 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 교환기의 이중화 제어 구조를 위한 메모리 비교 장치는 중앙 처리 유니트와 접속되어 중앙 처리 유니트로부터 액티브 정보와 주기 정보 및 시작 정보를 전송받아 어드레스를 발생시켜 메모리 제어기로 전송하며, 액티브측 메모리 및 스탠바이측 메모리에 저장된 주소 및 데이터를 각각 리드하여 비교하는 메모리 비교 장치를 포함한다.
본 발명의 다른 특징은 중앙 처리 유니트와 접속되어 액티브 정보 및 액티브측과 스탠바이측의 비교 동작을 얼마만큼 자주할 것인가에 대한 주기 정보 및 어드레스 발생에 따른 시작 정보를 발생하는 커맨드 레지스터 및 상태 레지스터와; 액티브측 메모리에 해당되는 어드레스를 발생시켜 액티브측 메모리 제어기로 전송하고, 스탠바이측 메모리에 해당되는 어드레스를 발생시켜 스탠바이측 메모리 제어기로 전송하는 어드레스/제어 신호 발생부와; 어드레스/제어 신호 발생부의 어드레스 발생에 따라 동작되는 제어부와; 제어부에 의하여 동작되며, 액티브측 메모리에 저장된 주소 및 데이터를 리드하여 저장하는 데이터 액티브 저장부와; 제어부에 의하여 동작되며, 스탠바이측 메모리에 저장된 주소 및 데이터를 리드하여 저장하는 데이터 스탠바이 저장부와; 데이터 액티브 저장부 및 데이터 스탠바이 저장부에 저장된 주소 및 데이터를 각각 전송받아 비교하는 비교기와; 비교기에 의하여 비교 결과 다르면, 인터럽트를 발생하여 중앙 처리 유니트로 전송하는 인터럽트 발생기를 포함한다.
도 1은 종래 교환기의 이중화 제어 구조를 나타낸 시스템 블록 구성도,
도 2는 본 발명의 실시예에 따른 교환기의 이중화 제어 구조를 위한 메모리 비교 장치에 대한 블록 구성도,
도 3은 도 2에 도시된 메모리 비교 장치에 대한 상세 블록 구성도.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 프로세서 110, 210 : 중앙 처리 유니트
120, 220 : 제 1 버퍼 130, 230 : 메모리 제어기
140, 240 : 메모리 150, 250 : 제 2 버퍼
160, 260 : 메모리 비교 장치
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명하기로 한다.
도 2 는 본 발명의 바람직한 실시예에 따른 교환기의 이중화 제어 구조를 위한 메모리 비교 장치에 대한 블록 구성도로서, 액티브와 스탠바이 프로세서(100, 200)를 포함한다.
프로세서(100, 200)는 이중화로 구성된 것으로, 각 보드내에 실장되어 있는 각 프로세서(100, 200)는 선택적으로 액티브 또는 스탠바이로 동작한다.
각각의 프로세서(100, 200)는 내부적으로 중앙 처리 유니트(110, 210)와, 제 1 버퍼(120, 220)와, 메모리 제어기(130, 230)와, 메모리(140, 240)와, 제 2 버퍼(150, 250)와, 메모리 비교 장치(160, 260)를 구비한다.
각각의 중앙 처리 유니트(110, 210)는 메모리(140, 240)를 억세스하기 위하여 라이트 사이클을 발생하고, 프로세서(100, 200) 구동에 따른 주소 및 데이터를 메모리(140, 240)에 라이트하기 위하여 메모리 제어기(130, 230)로 메모리(140, 240) 억세스 요구 메시지를 전송한다.
각각의 메모리 제어기(130, 230)는 메모리(140, 240) 억세스 요구 메시지에 따라 제 1 버퍼(120, 220) 및 제 2 버퍼(150, 250)를 제어하여 오픈(open)시킨후, 중앙 처리 유니트(110, 210)에서 메모리(140, 240)로 주소 및 데이터를 입력시킬 수 있도록 하는 라이트 동작을 수행한다. 이때, 제 1 버퍼(120, 220)는 메모리 제어기(130, 230)에 의하여 동작되며, 중앙 처리 유니트(110, 210)와 메모리(140, 240)간의 주소 및 데이터 전송 역할을 수행한다. 또한 제 2 버퍼(150, 250)는 메모리 제어기(130, 230)에 의하여 동작되며, 메모리(140)에 라이트된 주소 및 데이터가 스탠바이측 프로세서(200)내의 제 2 버퍼(250)로 전송한다.
각각의 메모리(140, 240)는 메모리 제어기(130, 230)에 의하여 동작되며, 중앙 처리 유니트(110, 210)에서 제 1 버퍼(120, 220)를 통하여 전송된 주소 및 데이터를 라이트한다.
메모리 비교 장치(160, 260)는 도 3 에 도시된 바와 같이, 내부적으로 커맨드 레지스터 및 상태 레지스터(163, 263)와, 어드레스/제어 신호 발생부(164, 264)와, 데이터 액티브 저장부(165, 265)와, 데이터 스탠바이 저장부(166, 266)와, 비교기(167)와, 제어부(168)와, 인터럽트 발생기(169, 269)를 구비한다. 이때, 메모리 비교 장치(260)내의 부호 번호는 메모리 비교 장치(160)에서 설정된 부호 번호와 동일한 방법으로 표기한다.
그리고, 메모리 비교 장치(160, 260)중 액티브측 메모리 비교 장치(160)에 관하여 설명하면 다음과 같다. 즉, 메모리 비교 장치(160)내의 커맨드 레지스터 및 상태 레지스터(163)는 중앙 처리 유니트(110)와 접속되어 액티브 정보 및 액티브측과 스탠바이측의 비교 동작을 얼마만큼 자주할 것인가에 대한 주기 정보 및 어드레스 발생에 따른 시작 정보를 어드레스/제어 신호 발생부(164)로 전송한다.
어드레스/제어 신호 발생부(164)는 먼저 주기 정보에 맞게 액티브측 메모리(140)에 해당되는 어드레스를 발생시켜 메모리 제어기(130)로 전송한다. 이후, 어드레스/제어 신호 발생부(164)는 스탠바이측 메모리(240)에 해당되는 어드레스를 발생시켜 메모리 제어기(230)로 전송한다.
데이터 액티브 저장부(165)는 제어부(168)에 의하여 동작되며, 액티브측 프로세서(100)내의 메모리(140)에 저장된 주소 및 데이터를 액티브측 버스(300)를 통하여 리드하여 저장한후, 저장된 주소 및 데이터를 비교기(167)로 전송한다.
데이터 스탠바이 저장부(166)는 제어부(168)에 의하여 동작되며, 스탠바이측 프로세서(200)내의 메모리(240)에 저장된 주소 및 데이터를 스탠바이측 버스(400)와 제 2 버퍼(150, 250)를 통하여 리드하여 저장한후, 저장된 주소 및 데이터를 비교기(167)로 전송한다.
비교기(167)는 데이터 액티브 저장부(165) 및 데이터 스탠바이 저장부(166)로부터 전송된 각각의 주소 및 데이터를 비교하여, 비교결과 다르면, 인터럽트 발생기(169)로 인터럽트 요구 신호를 전송한다. 이때, 데이터 액티브 저장부(165) 및 데이터 스탠바이 저장부(166)로부터 전송된 주소 및 데이터가 같으면, 인터럽트 발생기(169)로 인터럽트 요구 신호를 전송하지 않는다.
인터럽트 발생기(169)는 비교기(167)로부터 전송된 인터럽트 요구 신호에 따라 인터럽트를 발생시켜 중앙 처리 유니트(110)로 전송한다.
상술한 구성을 갖는 본 발명의 실시예에 따른 교환기의 이중화 제어 구조를 위한 메모리 비교 장치로서, 프로세서(100)는 액티브로 동작하는 프로세서이고, 프로세서(200)는 스탠바이로 대기하는 프로세서라고 가정하에 설명한다.
상술한 바와 같이, 액티브로 동작하는 프로세서(100)내의 중앙 처리 유니트(110)는 메모리(140)를 억세스하기 위하여 라이트 사이클을 발생하고, 프로세서(100) 구동에 따른 주소 및 데이터를 메모리(140)에 라이트하기 위하여 메모리 제어기(130)로 메모리(140) 억세스 요구 메시지를 전송한다. 또한, 중앙 처리 유니트(110)는 액티브 정보 및 액티브측과 스탠바이측의 비교 동작을 얼마만큼 자주할 것인가에 대한 주기 정보 및 어드레스 발생에 따른 시작 정보를 메모리 비교 장치(60)로 전송한다.
메모리 제어기(130)는 중앙 처리 유니트(110)에 의하여 동작되며, 제 1 버퍼(120) 및 제 2 버퍼(150)를 제어하여 오픈(open)시킨후, 중앙 처리 유니트(110)에서 메모리(140)로 주소 및 데이터를 입력시킬 수 있도록 하는 라이트 동작을 수행한다. 다시 말해서, 메모리 제어기(130)에 의하여 제 1 버퍼(120) 및 제 2 버퍼(150)와 메모리(140)가 동작된후, 중앙 처리 유니트(110)로부터 전송된 주소 및 데이터가 제 1 버퍼(120)를 통하여 메모리(140)에 라이트된다. 이후, 메모리 제어기(130)는 스탠바이측 프로세서(200)내의 메모리 제어기(230)로 라이트 요구 메시지를 전송한다.
액티브측 프로세서(100)내의 메모리 제어기(130)로부터 라이트 요구 메시지를 전송받은 스탠바이측 프로세서(200)내의 메모리 제어기(230)는 제 2 버퍼(250)를 오픈(open)시키고, 중앙 처리 유니트(110)에서 제 1 버퍼(120)를 통하여 전송된 주소 및 데이터를 제 2 버퍼(150, 250)를 통하여 메모리(240)에 라이트한다.
상술한 바와 같이, 액티브와 스탠바이측 프로세서(100, 200)내의 메모리(140, 240)에 저장된 주소 및 데이터가 정상적으로 라이트되어 있는지를 비교하기 위한 절차로써, 메모리 비교 장치(160)내의 커맨드 레지스터 및 상태 레지스터(163)는 중앙 처리 유니트(110)와 접속되어 액티브 정보 및 액티브측과 스탠바이측의 비교 동작을 얼마만큼 자주할 것인가에 대한 주기 정보 및 어드레스 발생에 따른 시작 정보를 어드레스/제어 신호 발생부(164)로 전송한다.
어드레스/제어 신호 발생부(164)는 주기 정보에 맞도록 메모리(140, 240)에 해당되는 어드레스를 발생한다. 먼저 액티브측 메모리(140)에 해당되는 어드레스를 발생시켜 메모리 제어기(130)로 전송한다. 이후, 어드레스/제어 신호 발생부(164)는 스탠바이측 메모리(240)에 해당되는 어드레스를 발생시켜 메모리 제어기(230)로 전송한다. 이때, 제어부(168)는 어드레스/제어 신호 발생부(164)의 어드레스 발생에 따라 데이터 액티브 저장부(165) 및 데이터 스탠바이 저장부(166)가 동작되도록 제어한다.
제어부(168)에 의하여 동작되는 데이터 액티브 저장부(165)는 액티브측 프로세서(100)내의 메모리(140)에 저장된 주소 및 데이터를 액티브측 버스(300)를 통하여 리드하여 저장한후, 저장된 주소 및 데이터를 비교기(167)로 전송한다.
제어부(168)에 의하여 동작되는 데이터 스탠바이 저장부(166)는 스탠바이측 프로세서(200)내의 메모리(240)에 저장된 주소 및 데이터를 스탠바이측 버스(400)와 제 2 버퍼(150, 250)를 통하여 리드하여 저장한후, 저장된 주소 및 데이터를 비교기(167)로 전송한다.
비교기(167)는 데이터 액티브 저장부(165) 및 데이터 스탠바이 저장부(166)로부터 전송된 각각의 주소 및 데이터가 같은가를 비교한다. 상술한 비교 단계에서 주소 및 데이터가 다르면, 인터럽트 발생기(169)로 인터럽트 요구 신호를 전송한다. 반면에, 상술한 비교 단계에서 주소 및 데이터가 같으면, 인터럽트 발생기(169)로 인터럽트 요구 신호를 전송하지 않는다.
비교기(167)로부터 전송된 인터럽트 요구 신호에 의하여 인터럽트 발생기(169)는 인터럽트를 발생시켜 중앙 처리 유니트(110)로 전송함에 따라 스탠바이측 프로세서(200)내의 메모리(240)에 저장된 주소 및 데이터가 비정상임을 알고 즉각 조치 가능하게끔 해준다.
상기와 같이 설명한 본 발명은 액티브 및 스탠바이 프로세서내의 메모리 비교 장치를 이용하여 메모리의 저장 상태를 주기적 및 실시간적으로 감시함으로써, 시스템 운용자로 하여금 스탠바이측 프로세서내의 메모리 이상 상태를 즉각적으로 통보받고, 즉각적으로 조치할 수 있는 효과가 있다.

Claims (2)

  1. 두개의 프로세서가 이중화되어 액티브 및 스탠바이 상태로 동작하는 것으로, 상기 액티브 프로세서내의 중앙 처리 유니트에 의하여 메모리 제어기가 동작되며, 상기 메모리 제어기에 의하여 상기 프로세서 구동에 따른 주소 및 메모리를 상기 중앙 처리 유니트에서 메모리로 라이트함과 동시에 상기 스탠바이 프로세서내의 메모리로 라이트함으로써, 상기 액티브 프로세서의 오동작에 의하여 상기 스탠바이 프로세서로 이중화 절환시, 상기 액티브 프로세서 및 스탠바이 프로세서 작업의 연속 수행을 가능하게 하는 이중화 제어 장치에 있어서,
    상기 이중화된 프로세서 각각은 :
    상기 중앙 처리 유니트와 접속되어 상기 중앙 처리 유니트로부터 액티브 정보와 주기 정보 및 시작 정보를 전송받아 어드레스를 발생시켜 상기 메모리 제어기로 전송하며, 상기 액티브측 메모리 및 상기 스탠바이측 메모리에 저장된 주소 및 데이터를 각각 리드하여 비교하는 메모리 비교 장치를 포함하는 것을 특징으로 하는 교환기의 이중화 제어 구조를 위한 메모리 비교 장치.
  2. 제 1 항에 있어서,
    상기 메모리 비교 장치는 상기 중앙 처리 유니트와 접속되어 액티브 정보 및 액티브측과 스탠바이측의 비교 동작을 얼마만큼 자주할 것인가에 대한 주기 정보 및 어드레스 발생에 따른 시작 정보를 발생하는 커맨드 레지스터 및 상태 레지스터와; 상기 액티브측 메모리에 해당되는 어드레스를 발생시켜 상기 액티브측 메모리 제어기로 전송하고, 상기 스탠바이측 메모리에 해당되는 어드레스를 발생시켜 상기 스탠바이측 메모리 제어기로 전송하는 어드레스/제어 신호 발생부와; 상기 어드레스/제어 신호 발생부의 어드레스 발생에 따라 동작되는 제어부와; 상기 제어부에 의하여 동작되며, 상기 액티브측 메모리에 저장된 주소 및 데이터를 리드하여 저장하는 데이터 액티브 저장부와; 상기 제어부에 의하여 동작되며, 상기 스탠바이측 메모리에 저장된 주소 및 데이터를 리드하여 저장하는 데이터 스탠바이 저장부와; 상기 데이터 액티브 저장부 및 데이터 스탠바이 저장부에 저장된 주소 및 데이터를 각각 전송받아 비교하는 비교기와; 상기 비교기에 의하여 비교 결과 다르면, 인터럽트를 발생하여 상기 중앙 처리 유니트로 전송하는 인터럽트 발생기를 포함하는 것을 특징으로 하는 교환기의 이중화 제어 구조를 위한 메모리 비교 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100312181B1 (ko) * 1999-11-05 2001-11-05 서평원 교환 시스템의 이중화 프로세서에서 대기 메모리 판독장치 및 그 운용방법
KR100317546B1 (ko) * 1999-12-30 2001-12-24 서평원 교환기의 이중화 프로세서에서의 메모리 일치 검증 장치및 방법

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