JPH07311605A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH07311605A JPH07311605A JP10513194A JP10513194A JPH07311605A JP H07311605 A JPH07311605 A JP H07311605A JP 10513194 A JP10513194 A JP 10513194A JP 10513194 A JP10513194 A JP 10513194A JP H07311605 A JPH07311605 A JP H07311605A
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- Japan
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- input
- data
- output module
- bus
- cpu
- Prior art date
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Abstract
も全体のデータ転送時間が遅くならないようにするこ
と。 【構成】 シーケンスプログラムを実行するCPU1−
1と、制御対象の状態情報が入力されると共に、制御対
象周辺機器の制御信号を出力する複数の入出力モジュー
ル2を備え、前記CPUと前記入出力モジュールの間に
設けられ、前記入出力モジュールのデータの読み書きの
タイミングを前記CPUから任意に設定可能なI/Oイ
ンターフェース部1−2と、前記I/Oインターフェー
ス部と前記複数の入出力モジュール間を接続するI/O
バス5と、前記I/Oインターフェース部と各入出力モ
ジュール間を接続するI/Oバスの長さに関係するデー
タを各入出力モジュール毎に記憶するメモリ1−4を設
け、入出力モジュールにデータの読み書きを行う際に、
当該入出力モジュールのI/Oバスの長さに関係するデ
ータによりアクセスタイミングを設定してデータの読み
書きを行う。
Description
下水道などの公共システム、自動車産業など、産業用シ
ステムの制御に広く使用され、複数の入出力モジュール
を備えたプログラマブルコントローラに係り、特に入出
力モジュールのデータの読み出し、書き込み方法を最適
化し、データ入出力速度を向上させると共に、耐ノイズ
特性を強化することを可能としたプログラマブルコント
ローラに関するものである。
Cと略す)は通常、制御対象の状態を電気信号に変換し
て入力し、又、制御対象の制御の為のアクチュエータ等
を動作させるためにそれに適した信号レベルに変換して
出力する入出力モジュールを複数個持ち、これらの入出
力モジュールはI/OバスによってPCと接続され、デ
ータの授受を行っている。
置場所によって異なり、数10cmから数10mの長さを持つ
ことから、外部環境からのノイズが、データ入出力の動
作に悪影響を及ぼすことがある。また、I/Oバスが長
くなるとI/Oバスケーブルのインダクタンスや静電容
量が大きくなる為に、伝送速度を遅くして確実に信号が
伝達できるようにしているが、これにより、PCのCP
Uからの距離が短かいI/Oに対しても伝送速度が一様
に遅くさせられる為、全体のデータ転送時間が長くなる
という欠点があった。
鑑みてなされたもので、入出力モジュールのデータのア
クセスタイミング及びI/Oバスの入出力電圧を可変に
することにより、I/Oバスの長さに応じた最適のタイ
ミングでデータ転送を可能にすること、また、ノイズの
影響によりデータ入出力に誤動作が発生した際にはアク
セスタイミングを変化させながら再実行することによ
り、ノイズの影響の少ないタイミングを捜してデータ転
送を可能にすること、又、ノイズの影響が多い環境で動
作させるときにはI/Oインターフェース回路に供給す
る電圧を通常よりも高くすることにより、耐ノイズ特性
を強化してデータ転送を可能にすることを目的としてい
る。
め、本発明は、シーケンスプログラムを実行するCPU
と、制御対象の状態情報が入力されると共に、制御対象
周辺機器の制御信号を出力する複数の入出力モジュール
を備え、前記CPUと前記入出力モジュールの間に設け
られ、前記入出力モジュールのデータの読み書きのタイ
ミングを前記CPUから任意に設定可能なI/Oインタ
ーフェース部と、前記I/Oインターフェース部と前記
複数の入出力モジュール間を接続するI/Oバスと、前
記I/Oインターフェース部と各入出力モジュール間を
接続するI/Oバスの長さに関係するデータを各入出力
モジュール毎に記憶するメモリを設け、入出力モジュー
ルにデータの読み書きを行う際に、当該入出力モジュー
ルのI/Oバスの長さに関係するデータによりアクセス
タイミングを設定してデータの読み書きを行う。
きを行い、エラーが発生したとき、前記CPUにより前
記I/Oインターフェース部の読み書きのタイミングを
変化させて繰り返し実行させるリトライ手段を設ける。
給する制御電源の電圧を前記CPUからの指令により変
化させる電圧制御手段を設け、ノイズの状態に応じて上
記電圧を設定する。
の読み書きを行うとき、前記CPUは、前記メモリに記
憶された当該入出力モジュールのI/Oバスの長さに関
係するデータに基づいて、当該入出力モジュールの読み
書きのタイミングを前記I/Oインターフェース部に設
定しデータの読み書きを行う。これにより、各入出力モ
ジュールのデータの読み書きはI/Oバスの長さに応じ
て行われ、全体のデータ転送時間を短かくすることがで
きる。
きを行い、エラーが発生したとき、前記リトライ手段に
より前記I/Oインターフェース部の読み書きのタイミ
ングを少しづつ変化させて何度か繰り返して実行させ
る。これにより耐ノイズ特性を向上させることが可能と
なる。
手段により前記I/Oインターフェース部に供給する制
御電源の電圧を高くして耐ノイズ特性を強化し、ノイズ
の少ない環境では電圧を低くして動作速度を速くするこ
とが可能となる。
1において、1は基本ユニットで成るPCで、システム
全体を統括して制御するCPU1−1、入出力モジュー
ルのデータの読み書きを行うI/Oインターフェース部
1−2、システムプログラムを格納するメモリ1−3、
入出力モジュール毎のI/Oバスの長さに関係するデー
タを格納するメモリ1−4、シーケンスプログラムを格
納するメモリ1−5、I/Oインターフェース部1−2
に制御電源を供給するDC−DCコンバータ1−7がC
PUバス1−6で接続され、いくつかの入出力モジュー
ル2とインテリジェントI/Oモジュール4が内部I/
Oバス1−8でI/Oインターフェース部に接続されて
構成される。6はI/Oバス5によってPC1と接続さ
れる拡張ユニットで、該拡張ユニット内に設けられたい
くつかの入出力モジュール2とインターフェース部6−
1を内部I/Oバス6−2で接続して構成される。拡張
ユニット6は複数個設けることができ、各入出力モジュ
ールは制御対象の状態情報が入力されると共に、制御対
象周辺機器へ制御信号を出力する。メモリ1−4には図
2に示すように、全ての入出力モジュールに対して各入
出力モジュール毎にI/Oインターフェース部1−2か
らI/Oバスの長さに関係するデータを予め格納する。
PC1と拡張ユニット6の設置環境はユーザによって異
なるので、このデータの格納はプログラミング装置を用
いてユーザが設定できるように構成する。I/Oインタ
ーフェース部1−2の内部には、図3に示すタイミング
発生回路が複数個備えられている。このタイミング発生
回路は、CPUによって所定値が設定される設定タイミ
ングレジスタ1−2a、リセット信号でクリアされ一定
周期のクロックパルスでカウントアップするカウンタタ
イマレジスタ1−2b、上記レジスタ1−2aと1−2
bの値が一致したとき一致信号を出力する比較部1−2
c、上記一致信号によりアドレス、データ、コマンド等
の出力開始あるいは出力停止のタイミングを出力する信
号出力部1−2dで構成される。
モジュール2に対してデータの読み書きを行う場合、I
/Oインターフェース部1−2はCPUからの指令によ
り、アドレス、データ、コマンドのアクセスタイミング
において、図4に示すタイミングパラメータa〜eを変
更することが可能である。ここでaはデータのアドレス
に対するセットアップ時間、bはコマンドのデータに対
するセットアップ時間、cはコマンドの有効時間、dは
データのコマンドに対するホールド時間、eはアドレス
のデータに対するホールド時間である。図4において、
アドレス、データ、コマンド信号の出力制御は以下のよ
うに実行される。
ジュールのI/Oバスの長さに関係するデータ(タイミ
ングパラメータ)をメモリ1−4から読み出し、I/O
バスの長さに見合ったタイミングパラメータa〜eを設
定タイミングレジスタ1−2aに書き込む。カウンタタ
イマレジスタ1−2bはCPUによって作成されるアク
セス開始信号によりリセットされた後、一定のクロック
によりカウントアップを開始する。レジスタ1−2aと
1−2bの内容は比較回路1−2cにより比較され、一
致したときにアドレス、コマンド、データ等の各信号が
出力される。図3の回路は、アドレス、データ、コマン
ド等のそれぞれについて、アクセス開始信号から出力開
始までのタイミングと出力停止タイミングを独立して制
御できるように各2個ずつ設けられる。従って、信号出
力開始タイミングから信号出力停止タイミングまでの時
間が各信号の出力時間となる。
力モジュール迄のI/Oバスの長さに応じてI/Oアク
セスタイミングを変化させることができる。図1に示す
ように、I/Oには通常の入出力モジュールの他に、イ
ンテリジェントI/Oのように非常に大きなI/O空間
を持つI/Oもあり、このようなモジュールを通常のI
/Oと同じタイミングでアクセスしたのでは、全体のデ
ータ更新時間が非常に長くなり、効率が悪くなるが、本
実施例によればそのようなことはなくなる。
数10mも遠くに配置されるものもあり、このような場合
はI/Oバスケーブルのインダクタンス、キャパシタン
スが大きくなるため、通常のメモリをアクセスするよう
なスピードでは信号が高速の変化に追従できなくなり、
アクセスタイミングを遅くする必要があるが、本実施例
ではこれが自動的に行われる。例えば、基本ユニットに
メモリ容量が4KWのインテリジェントI/Oが1台あ
り、64Wの拡張ユニットが40m離れた所にある場合に、
40mのI/Oケーブルの遮断周波数が1MHz と仮定し、
その時定数の約5倍の時間でアクセスしなければならな
いとすると、拡張ユニットのI/Oを5μsec でアクセ
スする。これに対して基本ユニット内のI/Oまでは内
部I/Oバスで接続され、バス長も 0.5m以下であるの
で、1μsec 位の時間でアクセスする。従来のように全
体を拡張ユニットのタイミングに合わせて1W当たり5
μsec にてアクセスしたとすると、合計のデータ転送時
間は約20.3msecとなるが、本実施例のように、基本ユニ
ット内のI/Oを1μsec にてアクセスし、拡張ユニッ
ト内のI/Oを5μsec にてアクセスしたとすると合計
のデータ転送時間は約4.3msec となり、従来のデータ転
送時間に比較して約 4.7倍の高速化が可能である。
外部からのノイズによるデータ入出力動作への影響を軽
減させることができる。外部ノイズがデータ入出力動作
に及ぼす影響はPCが動作させた周辺機器が動作する瞬
間に大電流が流れ、それによって発生させられたノイズ
がPCのI/Oバスや入出力モジュールに入射すること
によって起きるものがある。このノイズの発生はPCの
動作が源となっているので、I/Oの動作タイミングと
ノイズの発生タイミングは同期していることが多い。従
って、ノイズの発生タイミングが入出力モジュールの読
み込みや書き込みタイミングと重ならないようにI/O
へのコマンドの長さ(図4のc)を変更することによっ
て、ノイズの影響を軽減できる。
ノイズの影響は通常、I/Oへのコマンドに対する応答
の欠如や、データパリティエラーとなって現れる。通常
のPCではこのようなエラーが発生した際に再実行を行
い、エラーが解消されれば、その動作を完了させる。図
1のPCでは通常のPCが実行するような再実行を行っ
てもI/Oエラーが解消できないときに、I/Oへのコ
マンド長を変化させ、読み込み、書き込みのタイミング
パラメータを変化させながら再実行を繰り返す。このよ
うにI/Oの読み込み、書き込みタイミングを変更する
ことにより、ノイズの影響を軽減したデータの入出力を
行うことができる。
I/Oインターフェース部1−2の電圧を変化させてノ
イズの影響を軽減させる。これは以下のようにして実行
する。図1のPCではDC−DCコンバータ1−7を備
えており、これはCPU1−1からの指令で出力電圧を
変更することが可能なように構成されている。I/Oイ
ンターフェース部1−2のI/Oバス5を駆動する部分
はCMOS回路のように、動作電圧及びスレッショルド
電圧が可変である回路としている。又、I/Oインター
フェース部1−2に供給される電圧はI/Oバス5を介
して拡張ユニット側のI/Oインターフェース部6−1
にも供給されるように構成している。従って、CPU1
−1がDC−DCコンバータ1−7の出力電圧を変化さ
せるとI/Oバス上の信号の振幅はDC−DCコンバー
タの出力電圧に従って変化する。
幅の方が都合が良いが、ノイズに弱い。大振幅ではノイ
ズには強いが動作速度を上げられない。図1のPCでは
I/Oの動作速度が可変であるので、ノイズが多い環境
ではI/Oインターフェース部の電圧を上げるとともに
動作速度を遅くしてノイズの影響を受けにくくすること
が可能である。
よれば、入出力モジュール毎のI/Oバスの長さに応じ
た動作タイミングでアクセスすることが可能なので、I
/Oのアクセス時間を動作速度の遅いI/Oに合わせて
設定する必要がなくなり、全体としてI/Oのデータ更
新時間を短縮することが可能である。
ーが発生した際には、I/Oの動作タイミングを変化さ
せながら再実行を繰り返すことにより、外部からのノイ
ズの影響を受けにくくすることが可能である。
I/Oインターフェースの信号電圧も可変にすることに
より、ノイズの多い環境ではI/Oバスの信号電圧を大
きくし、動作速度を下げることにより、ノイズの影響を
受けにくくすることが可能である。
の構成図。
マップ。
の要部構成図。
図。
す図。
Claims (3)
- 【請求項1】 シーケンスプログラムを実行するCPU
と、制御対象の状態情報が入力されると共に、制御対象
周辺機器の制御信号を出力する複数の入出力モジュール
を備え、前記CPUと前記入出力モジュールの間に設け
られ、前記入出力モジュールのデータの読み書きのタイ
ミングを前記CPUから任意に設定可能なI/Oインタ
ーフェース部と、前記I/Oインターフェース部と前記
複数の入出力モジュール間を接続するI/Oバスと、前
記I/Oインターフェース部と各入出力モジュール間を
接続するI/Oバスの長さに関係するデータを各入出力
モジュール毎に記憶するメモリを設け、入出力モジュー
ルにデータの読み書きを行う際に、当該入出力モジュー
ルのI/Oバスの長さに関係するデータによりアクセス
タイミングを設定してデータの読み書きを行うことを特
徴とするプログラマブルコントローラ。 - 【請求項2】 請求項1に記載のプログラマブルコント
ローラにおいて、入出力モジュールのデータの読み書き
を行い、エラーが発生したとき、前記CPUにより前記
I/Oインターフェース部の読み書きのタイミングを変
化させて繰り返し実行させるリトライ手段を設けたこと
を特徴とするプログラマブルコントローラ。 - 【請求項3】 請求項1に記載のプログラマブルコント
ローラにおいて、前記I/Oインターフェース部に供給
する制御電源の電圧を前記CPUからの指令により変化
させる電圧制御手段を設け、ノイズの状態に応じて上記
電圧を設定することを特徴とするプログラマブルコント
ローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10513194A JP3222010B2 (ja) | 1994-05-19 | 1994-05-19 | プログラマブルコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10513194A JP3222010B2 (ja) | 1994-05-19 | 1994-05-19 | プログラマブルコントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07311605A true JPH07311605A (ja) | 1995-11-28 |
JP3222010B2 JP3222010B2 (ja) | 2001-10-22 |
Family
ID=14399215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10513194A Expired - Lifetime JP3222010B2 (ja) | 1994-05-19 | 1994-05-19 | プログラマブルコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3222010B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012027728A (ja) * | 2010-07-23 | 2012-02-09 | Mitsubishi Electric Corp | プログラマブルコントローラおよびバス変換器 |
-
1994
- 1994-05-19 JP JP10513194A patent/JP3222010B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012027728A (ja) * | 2010-07-23 | 2012-02-09 | Mitsubishi Electric Corp | プログラマブルコントローラおよびバス変換器 |
Also Published As
Publication number | Publication date |
---|---|
JP3222010B2 (ja) | 2001-10-22 |
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