JP3222010B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP3222010B2 JP3222010B2 JP10513194A JP10513194A JP3222010B2 JP 3222010 B2 JP3222010 B2 JP 3222010B2 JP 10513194 A JP10513194 A JP 10513194A JP 10513194 A JP10513194 A JP 10513194A JP 3222010 B2 JP3222010 B2 JP 3222010B2
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- Japan
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- input
- output
- cpu
- data
- timing
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Description
【０００１】
【産業上の利用分野】本発明は鉄鋼、製紙プラントや上
下水道などの公共システム、自動車産業など、産業用シ
ステムの制御に広く使用され、複数の入出力モジュール
を備えたプログラマブルコントローラに係り、特に入出
力モジュールのデータの読み出し、書き込み方法を最適
化し、データ入出力速度を向上させると共に、耐ノイズ
特性を強化することを可能としたプログラマブルコント
ローラに関するものである。
下水道などの公共システム、自動車産業など、産業用シ
ステムの制御に広く使用され、複数の入出力モジュール
を備えたプログラマブルコントローラに係り、特に入出
力モジュールのデータの読み出し、書き込み方法を最適
化し、データ入出力速度を向上させると共に、耐ノイズ
特性を強化することを可能としたプログラマブルコント
ローラに関するものである。
【０００２】
【従来の技術】プログラマブルコントローラ（以下、Ｐ
Ｃと略す）は通常、制御対象の状態を電気信号に変換し
て入力し、又、制御対象の制御の為のアクチュエータ等
を動作させるためにそれに適した信号レベルに変換して
出力する入出力モジュールを複数個持ち、これらの入出
力モジュールはＩ／ＯバスによってＰＣと接続され、デ
ータの授受を行っている。
Ｃと略す）は通常、制御対象の状態を電気信号に変換し
て入力し、又、制御対象の制御の為のアクチュエータ等
を動作させるためにそれに適した信号レベルに変換して
出力する入出力モジュールを複数個持ち、これらの入出
力モジュールはＩ／ＯバスによってＰＣと接続され、デ
ータの授受を行っている。
【０００３】Ｉ／Ｏバスの長さは入出力モジュールの設
置場所によって異なり、数10cmから数10ｍの長さを持つ
ことから、外部環境からのノイズが、データ入出力の動
作に悪影響を及ぼすことがある。また、Ｉ／Ｏバスが長
くなるとＩ／Ｏバスケーブルのインダクタンスや静電容
量が大きくなる為に、伝送速度を遅くして確実に信号が
伝達できるようにしているが、これにより、ＰＣのＣＰ
Ｕからの距離が短かいＩ／Ｏに対しても伝送速度が一様
に遅くさせられる為、全体のデータ転送時間が長くなる
という欠点があった。
置場所によって異なり、数10cmから数10ｍの長さを持つ
ことから、外部環境からのノイズが、データ入出力の動
作に悪影響を及ぼすことがある。また、Ｉ／Ｏバスが長
くなるとＩ／Ｏバスケーブルのインダクタンスや静電容
量が大きくなる為に、伝送速度を遅くして確実に信号が
伝達できるようにしているが、これにより、ＰＣのＣＰ
Ｕからの距離が短かいＩ／Ｏに対しても伝送速度が一様
に遅くさせられる為、全体のデータ転送時間が長くなる
という欠点があった。
【０００４】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、入出力モジュールのデータのア
クセスタイミング及びＩ／Ｏバスの入出力電圧を可変に
することにより、Ｉ／Ｏバスの長さに応じた最適のタイ
ミングでデータ転送を可能にすること、また、ノイズの
影響によりデータ入出力に誤動作が発生した際にはアク
セスタイミングを変化させながら再実行することによ
り、ノイズの影響の少ないタイミングを捜してデータ転
送を可能にすること、又、ノイズの影響が多い環境で動
作させるときにはＩ／Ｏインターフェース回路に供給す
る電圧を通常よりも高くすることにより、耐ノイズ特性
を強化してデータ転送を可能にすることを目的としてい
る。
鑑みてなされたもので、入出力モジュールのデータのア
クセスタイミング及びＩ／Ｏバスの入出力電圧を可変に
することにより、Ｉ／Ｏバスの長さに応じた最適のタイ
ミングでデータ転送を可能にすること、また、ノイズの
影響によりデータ入出力に誤動作が発生した際にはアク
セスタイミングを変化させながら再実行することによ
り、ノイズの影響の少ないタイミングを捜してデータ転
送を可能にすること、又、ノイズの影響が多い環境で動
作させるときにはＩ／Ｏインターフェース回路に供給す
る電圧を通常よりも高くすることにより、耐ノイズ特性
を強化してデータ転送を可能にすることを目的としてい
る。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、シーケンスプログラムを実行するＣＰＵ
と、制御対象の状態情報が入力されると共に、制御対象
周辺機器の制御信号を出力する複数の入出力モジュール
を備え、前記ＣＰＵと前記入出力モジュールの間に設け
られ、前記入出力モジュールのデータの読み書きのタイ
ミングを前記ＣＰＵから任意に設定可能なＩ／Ｏインタ
ーフェース部と、前記Ｉ／Ｏインターフェース部と前記
複数の入出力モジュール間を接続するＩ／Ｏバスと、前
記Ｉ／Ｏインターフェース部と各入出力モジュール間を
接続するＩ／Ｏバスの長さに関係するデータを各入出力
モジュール毎に記憶するメモリを設け、入出力モジュー
ルにデータの読み書きを行う際に、当該入出力モジュー
ルのＩ／Ｏバスの長さに関係するデータによりアクセス
タイミングを設定してデータの読み書きを行い、エラー
が発生したとき、前記ＣＰＵにより前記Ｉ／Ｏインター
フェース部の読み書きのタイミングを変化させて繰り返
し実行させるリトライ手段を設ける。
め、本発明は、シーケンスプログラムを実行するＣＰＵ
と、制御対象の状態情報が入力されると共に、制御対象
周辺機器の制御信号を出力する複数の入出力モジュール
を備え、前記ＣＰＵと前記入出力モジュールの間に設け
られ、前記入出力モジュールのデータの読み書きのタイ
ミングを前記ＣＰＵから任意に設定可能なＩ／Ｏインタ
ーフェース部と、前記Ｉ／Ｏインターフェース部と前記
複数の入出力モジュール間を接続するＩ／Ｏバスと、前
記Ｉ／Ｏインターフェース部と各入出力モジュール間を
接続するＩ／Ｏバスの長さに関係するデータを各入出力
モジュール毎に記憶するメモリを設け、入出力モジュー
ルにデータの読み書きを行う際に、当該入出力モジュー
ルのＩ／Ｏバスの長さに関係するデータによりアクセス
タイミングを設定してデータの読み書きを行い、エラー
が発生したとき、前記ＣＰＵにより前記Ｉ／Ｏインター
フェース部の読み書きのタイミングを変化させて繰り返
し実行させるリトライ手段を設ける。
【０００６】
【０００７】更に、前記Ｉ／Ｏインターフェース部に供
給する制御電源の電圧を前記ＣＰＵからの指令により変
化させる電圧制御手段を設け、ノイズの状態に応じて上
記電圧を設定する。
給する制御電源の電圧を前記ＣＰＵからの指令により変
化させる電圧制御手段を設け、ノイズの状態に応じて上
記電圧を設定する。
【０００８】
【作用】上記構成において、入出力モジュールのデータ
の読み書きを行うとき、前記ＣＰＵは、前記メモリに記
憶された当該入出力モジュールのＩ／Ｏバスの長さに関
係するデータに基づいて、当該入出力モジュールの読み
書きのタイミングを前記Ｉ／Ｏインターフェース部に設
定しデータの読み書きを行い、エラーが発生したとき、
前記リトライ手段により前記Ｉ／Ｏインターフェース部
の読み書きのタイミングを少しづつ変化させて何度か繰
り返して実行させる。これにより耐ノイズ特性を向上さ
せることが可能となる。
の読み書きを行うとき、前記ＣＰＵは、前記メモリに記
憶された当該入出力モジュールのＩ／Ｏバスの長さに関
係するデータに基づいて、当該入出力モジュールの読み
書きのタイミングを前記Ｉ／Ｏインターフェース部に設
定しデータの読み書きを行い、エラーが発生したとき、
前記リトライ手段により前記Ｉ／Ｏインターフェース部
の読み書きのタイミングを少しづつ変化させて何度か繰
り返して実行させる。これにより耐ノイズ特性を向上さ
せることが可能となる。
【０００９】
【００１０】更に、ノイズの多い環境では前記電圧制御
手段により前記Ｉ／Ｏインターフェース部に供給する制
御電源の電圧を高くして耐ノイズ特性を強化し、ノイズ
の少ない環境では電圧を低くして動作速度を速くするこ
とが可能となる。
手段により前記Ｉ／Ｏインターフェース部に供給する制
御電源の電圧を高くして耐ノイズ特性を強化し、ノイズ
の少ない環境では電圧を低くして動作速度を速くするこ
とが可能となる。
【００１１】
【実施例】本発明の実施例の要部構成を図１に示す。図
１において、１は基本ユニットで成るＰＣで、システム
全体を統括して制御するＣＰＵ１−１、入出力モジュー
ルのデータの読み書きを行うＩ／Ｏインターフェース部
１−２、システムプログラムを格納するメモリ１−３、
入出力モジュール毎のＩ／Ｏバスの長さに関係するデー
タを格納するメモリ１−４、シーケンスプログラムを格
納するメモリ１−５、Ｉ／Ｏインターフェース部１−２
に制御電源を供給するＤＣ−ＤＣコンバータ１−７がＣ
ＰＵバス１−６で接続され、いくつかの入出力モジュー
ル２とインテリジェントＩ／Ｏモジュール４が内部Ｉ／
Ｏバス１−８でＩ／Ｏインターフェース部に接続されて
構成される。６はＩ／Ｏバス５によってＰＣ１と接続さ
れる拡張ユニットで、該拡張ユニット内に設けられたい
くつかの入出力モジュール２とインターフェース部６−
１を内部Ｉ／Ｏバス６−２で接続して構成される。拡張
ユニット６は複数個設けることができ、各入出力モジュ
ールは制御対象の状態情報が入力されると共に、制御対
象周辺機器へ制御信号を出力する。メモリ１−４には図
２に示すように、全ての入出力モジュールに対して各入
出力モジュール毎にＩ／Ｏインターフェース部１−２か
らＩ／Ｏバスの長さに関係するデータを予め格納する。
ＰＣ１と拡張ユニット６の設置環境はユーザによって異
なるので、このデータの格納はプログラミング装置を用
いてユーザが設定できるように構成する。Ｉ／Ｏインタ
ーフェース部１−２の内部には、図３に示すタイミング
発生回路が複数個備えられている。このタイミング発生
回路は、ＣＰＵによって所定値が設定される設定タイミ
ングレジスタ１−２ａ、リセット信号でクリアされ一定
周期のクロックパルスでカウントアップするカウンタタ
イマレジスタ１−２ｂ、上記レジスタ１−２ａと１−２
ｂの値が一致したとき一致信号を出力する比較部１−２
ｃ、上記一致信号によりアドレス、データ、コマンド等
の出力開始あるいは出力停止のタイミングを出力する信
号出力部１−２ｄで構成される。
１において、１は基本ユニットで成るＰＣで、システム
全体を統括して制御するＣＰＵ１−１、入出力モジュー
ルのデータの読み書きを行うＩ／Ｏインターフェース部
１−２、システムプログラムを格納するメモリ１−３、
入出力モジュール毎のＩ／Ｏバスの長さに関係するデー
タを格納するメモリ１−４、シーケンスプログラムを格
納するメモリ１−５、Ｉ／Ｏインターフェース部１−２
に制御電源を供給するＤＣ−ＤＣコンバータ１−７がＣ
ＰＵバス１−６で接続され、いくつかの入出力モジュー
ル２とインテリジェントＩ／Ｏモジュール４が内部Ｉ／
Ｏバス１−８でＩ／Ｏインターフェース部に接続されて
構成される。６はＩ／Ｏバス５によってＰＣ１と接続さ
れる拡張ユニットで、該拡張ユニット内に設けられたい
くつかの入出力モジュール２とインターフェース部６−
１を内部Ｉ／Ｏバス６−２で接続して構成される。拡張
ユニット６は複数個設けることができ、各入出力モジュ
ールは制御対象の状態情報が入力されると共に、制御対
象周辺機器へ制御信号を出力する。メモリ１−４には図
２に示すように、全ての入出力モジュールに対して各入
出力モジュール毎にＩ／Ｏインターフェース部１−２か
らＩ／Ｏバスの長さに関係するデータを予め格納する。
ＰＣ１と拡張ユニット６の設置環境はユーザによって異
なるので、このデータの格納はプログラミング装置を用
いてユーザが設定できるように構成する。Ｉ／Ｏインタ
ーフェース部１−２の内部には、図３に示すタイミング
発生回路が複数個備えられている。このタイミング発生
回路は、ＣＰＵによって所定値が設定される設定タイミ
ングレジスタ１−２ａ、リセット信号でクリアされ一定
周期のクロックパルスでカウントアップするカウンタタ
イマレジスタ１−２ｂ、上記レジスタ１−２ａと１−２
ｂの値が一致したとき一致信号を出力する比較部１−２
ｃ、上記一致信号によりアドレス、データ、コマンド等
の出力開始あるいは出力停止のタイミングを出力する信
号出力部１−２ｄで構成される。
【００１２】上記構成において、ＣＰＵ１−１が入出力
モジュール２に対してデータの読み書きを行う場合、Ｉ
／Ｏインターフェース部１−２はＣＰＵからの指令によ
り、アドレス、データ、コマンドのアクセスタイミング
において、図４に示すタイミングパラメータａ〜ｅを変
更することが可能である。ここでａはデータのアドレス
に対するセットアップ時間、ｂはコマンドのデータに対
するセットアップ時間、ｃはコマンドの有効時間、ｄは
データのコマンドに対するホールド時間、ｅはアドレス
のデータに対するホールド時間である。図４において、
アドレス、データ、コマンド信号の出力制御は以下のよ
うに実行される。
モジュール２に対してデータの読み書きを行う場合、Ｉ
／Ｏインターフェース部１−２はＣＰＵからの指令によ
り、アドレス、データ、コマンドのアクセスタイミング
において、図４に示すタイミングパラメータａ〜ｅを変
更することが可能である。ここでａはデータのアドレス
に対するセットアップ時間、ｂはコマンドのデータに対
するセットアップ時間、ｃはコマンドの有効時間、ｄは
データのコマンドに対するホールド時間、ｅはアドレス
のデータに対するホールド時間である。図４において、
アドレス、データ、コマンド信号の出力制御は以下のよ
うに実行される。
【００１３】ＣＰＵはアクセスする対象となる入出力モ
ジュールのＩ／Ｏバスの長さに関係するデータ（タイミ
ングパラメータ）をメモリ１−４から読み出し、Ｉ／Ｏ
バスの長さに見合ったタイミングパラメータａ〜ｅを設
定タイミングレジスタ１−２ａに書き込む。カウンタタ
イマレジスタ１−２ｂはＣＰＵによって作成されるアク
セス開始信号によりリセットされた後、一定のクロック
によりカウントアップを開始する。レジスタ１−２ａと
１−２ｂの内容は比較回路１−２ｃにより比較され、一
致したときにアドレス、コマンド、データ等の各信号が
出力される。図３の回路は、アドレス、データ、コマン
ド等のそれぞれについて、アクセス開始信号から出力開
始までのタイミングと出力停止タイミングを独立して制
御できるように各２個ずつ設けられる。従って、信号出
力開始タイミングから信号出力停止タイミングまでの時
間が各信号の出力時間となる。
ジュールのＩ／Ｏバスの長さに関係するデータ（タイミ
ングパラメータ）をメモリ１−４から読み出し、Ｉ／Ｏ
バスの長さに見合ったタイミングパラメータａ〜ｅを設
定タイミングレジスタ１−２ａに書き込む。カウンタタ
イマレジスタ１−２ｂはＣＰＵによって作成されるアク
セス開始信号によりリセットされた後、一定のクロック
によりカウントアップを開始する。レジスタ１−２ａと
１−２ｂの内容は比較回路１−２ｃにより比較され、一
致したときにアドレス、コマンド、データ等の各信号が
出力される。図３の回路は、アドレス、データ、コマン
ド等のそれぞれについて、アクセス開始信号から出力開
始までのタイミングと出力停止タイミングを独立して制
御できるように各２個ずつ設けられる。従って、信号出
力開始タイミングから信号出力停止タイミングまでの時
間が各信号の出力時間となる。
【００１４】このようにしてＣＰＵはアクセスする入出
力モジュール迄のＩ／Ｏバスの長さに応じてＩ／Ｏアク
セスタイミングを変化させることができる。図１に示す
ように、Ｉ／Ｏには通常の入出力モジュールの他に、イ
ンテリジェントＩ／Ｏのように非常に大きなＩ／Ｏ空間
を持つＩ／Ｏもあり、このようなモジュールを通常のＩ
／Ｏと同じタイミングでアクセスしたのでは、全体のデ
ータ更新時間が非常に長くなり、効率が悪くなるが、本
実施例によればそのようなことはなくなる。
力モジュール迄のＩ／Ｏバスの長さに応じてＩ／Ｏアク
セスタイミングを変化させることができる。図１に示す
ように、Ｉ／Ｏには通常の入出力モジュールの他に、イ
ンテリジェントＩ／Ｏのように非常に大きなＩ／Ｏ空間
を持つＩ／Ｏもあり、このようなモジュールを通常のＩ
／Ｏと同じタイミングでアクセスしたのでは、全体のデ
ータ更新時間が非常に長くなり、効率が悪くなるが、本
実施例によればそのようなことはなくなる。
【００１５】また、拡張ユニットは図５に示すように、
数10ｍも遠くに配置されるものもあり、このような場合
はＩ／Ｏバスケーブルのインダクタンス、キャパシタン
スが大きくなるため、通常のメモリをアクセスするよう
なスピードでは信号が高速の変化に追従できなくなり、
アクセスタイミングを遅くする必要があるが、本実施例
ではこれが自動的に行われる。例えば、基本ユニットに
メモリ容量が４KWのインテリジェントＩ／Ｏが１台あ
り、64Ｗの拡張ユニットが40ｍ離れた所にある場合に、
40ｍのＩ／Ｏケーブルの遮断周波数が１MHz と仮定し、
その時定数の約５倍の時間でアクセスしなければならな
いとすると、拡張ユニットのＩ／Ｏを５μsec でアクセ
スする。これに対して基本ユニット内のＩ／Ｏまでは内
部Ｉ／Ｏバスで接続され、バス長も 0.5ｍ以下であるの
で、１μsec 位の時間でアクセスする。従来のように全
体を拡張ユニットのタイミングに合わせて１Ｗ当たり５
μsec にてアクセスしたとすると、合計のデータ転送時
間は約20.3msecとなるが、本実施例のように、基本ユニ
ット内のＩ／Ｏを１μsec にてアクセスし、拡張ユニッ
ト内のＩ／Ｏを５μsec にてアクセスしたとすると合計
のデータ転送時間は約4.3msec となり、従来のデータ転
送時間に比較して約 4.7倍の高速化が可能である。
数10ｍも遠くに配置されるものもあり、このような場合
はＩ／Ｏバスケーブルのインダクタンス、キャパシタン
スが大きくなるため、通常のメモリをアクセスするよう
なスピードでは信号が高速の変化に追従できなくなり、
アクセスタイミングを遅くする必要があるが、本実施例
ではこれが自動的に行われる。例えば、基本ユニットに
メモリ容量が４KWのインテリジェントＩ／Ｏが１台あ
り、64Ｗの拡張ユニットが40ｍ離れた所にある場合に、
40ｍのＩ／Ｏケーブルの遮断周波数が１MHz と仮定し、
その時定数の約５倍の時間でアクセスしなければならな
いとすると、拡張ユニットのＩ／Ｏを５μsec でアクセ
スする。これに対して基本ユニット内のＩ／Ｏまでは内
部Ｉ／Ｏバスで接続され、バス長も 0.5ｍ以下であるの
で、１μsec 位の時間でアクセスする。従来のように全
体を拡張ユニットのタイミングに合わせて１Ｗ当たり５
μsec にてアクセスしたとすると、合計のデータ転送時
間は約20.3msecとなるが、本実施例のように、基本ユニ
ット内のＩ／Ｏを１μsec にてアクセスし、拡張ユニッ
ト内のＩ／Ｏを５μsec にてアクセスしたとすると合計
のデータ転送時間は約4.3msec となり、従来のデータ転
送時間に比較して約 4.7倍の高速化が可能である。
【００１６】又、図１のプログラマブルコントローラは
外部からのノイズによるデータ入出力動作への影響を軽
減させることができる。外部ノイズがデータ入出力動作
に及ぼす影響はＰＣが動作させた周辺機器が動作する瞬
間に大電流が流れ、それによって発生させられたノイズ
がＰＣのＩ／Ｏバスや入出力モジュールに入射すること
によって起きるものがある。このノイズの発生はＰＣの
動作が源となっているので、Ｉ／Ｏの動作タイミングと
ノイズの発生タイミングは同期していることが多い。従
って、ノイズの発生タイミングが入出力モジュールの読
み込みや書き込みタイミングと重ならないようにＩ／Ｏ
へのコマンドの長さ（図４のｃ）を変更することによっ
て、ノイズの影響を軽減できる。
外部からのノイズによるデータ入出力動作への影響を軽
減させることができる。外部ノイズがデータ入出力動作
に及ぼす影響はＰＣが動作させた周辺機器が動作する瞬
間に大電流が流れ、それによって発生させられたノイズ
がＰＣのＩ／Ｏバスや入出力モジュールに入射すること
によって起きるものがある。このノイズの発生はＰＣの
動作が源となっているので、Ｉ／Ｏの動作タイミングと
ノイズの発生タイミングは同期していることが多い。従
って、ノイズの発生タイミングが入出力モジュールの読
み込みや書き込みタイミングと重ならないようにＩ／Ｏ
へのコマンドの長さ（図４のｃ）を変更することによっ
て、ノイズの影響を軽減できる。
【００１７】これは以下の手順で実行する。Ｉ／Ｏへの
ノイズの影響は通常、Ｉ／Ｏへのコマンドに対する応答
の欠如や、データパリティエラーとなって現れる。通常
のＰＣではこのようなエラーが発生した際に再実行を行
い、エラーが解消されれば、その動作を完了させる。図
１のＰＣでは通常のＰＣが実行するような再実行を行っ
てもＩ／Ｏエラーが解消できないときに、Ｉ／Ｏへのコ
マンド長を変化させ、読み込み、書き込みのタイミング
パラメータを変化させながら再実行を繰り返す。このよ
うにＩ／Ｏの読み込み、書き込みタイミングを変更する
ことにより、ノイズの影響を軽減したデータの入出力を
行うことができる。
ノイズの影響は通常、Ｉ／Ｏへのコマンドに対する応答
の欠如や、データパリティエラーとなって現れる。通常
のＰＣではこのようなエラーが発生した際に再実行を行
い、エラーが解消されれば、その動作を完了させる。図
１のＰＣでは通常のＰＣが実行するような再実行を行っ
てもＩ／Ｏエラーが解消できないときに、Ｉ／Ｏへのコ
マンド長を変化させ、読み込み、書き込みのタイミング
パラメータを変化させながら再実行を繰り返す。このよ
うにＩ／Ｏの読み込み、書き込みタイミングを変更する
ことにより、ノイズの影響を軽減したデータの入出力を
行うことができる。
【００１８】また、ノイズの多い外部環境の場合には、
Ｉ／Ｏインターフェース部１−２の電圧を変化させてノ
イズの影響を軽減させる。これは以下のようにして実行
する。図１のＰＣではＤＣ−ＤＣコンバータ１−７を備
えており、これはＣＰＵ１−１からの指令で出力電圧を
変更することが可能なように構成されている。Ｉ／Ｏイ
ンターフェース部１−２のＩ／Ｏバス５を駆動する部分
はＣＭＯＳ回路のように、動作電圧及びスレッショルド
電圧が可変である回路としている。又、Ｉ／Ｏインター
フェース部１−２に供給される電圧はＩ／Ｏバス５を介
して拡張ユニット側のＩ／Ｏインターフェース部６−１
にも供給されるように構成している。従って、ＣＰＵ１
−１がＤＣ−ＤＣコンバータ１−７の出力電圧を変化さ
せるとＩ／Ｏバス上の信号の振幅はＤＣ−ＤＣコンバー
タの出力電圧に従って変化する。
Ｉ／Ｏインターフェース部１−２の電圧を変化させてノ
イズの影響を軽減させる。これは以下のようにして実行
する。図１のＰＣではＤＣ−ＤＣコンバータ１−７を備
えており、これはＣＰＵ１−１からの指令で出力電圧を
変更することが可能なように構成されている。Ｉ／Ｏイ
ンターフェース部１−２のＩ／Ｏバス５を駆動する部分
はＣＭＯＳ回路のように、動作電圧及びスレッショルド
電圧が可変である回路としている。又、Ｉ／Ｏインター
フェース部１−２に供給される電圧はＩ／Ｏバス５を介
して拡張ユニット側のＩ／Ｏインターフェース部６−１
にも供給されるように構成している。従って、ＣＰＵ１
−１がＤＣ−ＤＣコンバータ１−７の出力電圧を変化さ
せるとＩ／Ｏバス上の信号の振幅はＤＣ−ＤＣコンバー
タの出力電圧に従って変化する。
【００１９】Ｉ／Ｏ信号は高速動作させるためには小振
幅の方が都合が良いが、ノイズに弱い。大振幅ではノイ
ズには強いが動作速度を上げられない。図１のＰＣでは
Ｉ／Ｏの動作速度が可変であるので、ノイズが多い環境
ではＩ／Ｏインターフェース部の電圧を上げるとともに
動作速度を遅くしてノイズの影響を受けにくくすること
が可能である。
幅の方が都合が良いが、ノイズに弱い。大振幅ではノイ
ズには強いが動作速度を上げられない。図１のＰＣでは
Ｉ／Ｏの動作速度が可変であるので、ノイズが多い環境
ではＩ／Ｏインターフェース部の電圧を上げるとともに
動作速度を遅くしてノイズの影響を受けにくくすること
が可能である。
【００２０】
【発明の効果】本発明のプログラマブルコントローラに
よれば、ノイズに起因するＩ／Ｏの動作エラーが発生し
た際には、Ｉ／Ｏの動作タイミングを変化させながら再
実行を繰り返すことにより、外部からのノイズの影響を
受けにくくすることが可能である。
よれば、ノイズに起因するＩ／Ｏの動作エラーが発生し
た際には、Ｉ／Ｏの動作タイミングを変化させながら再
実行を繰り返すことにより、外部からのノイズの影響を
受けにくくすることが可能である。
【００２１】
【００２２】また、Ｉ／Ｏ動作速度を可変にすると共に
Ｉ／Ｏインターフェースの信号電圧も可変にすることに
より、ノイズの多い環境ではＩ／Ｏバスの信号電圧を大
きくし、動作速度を下げることにより、ノイズの影響を
受けにくくすることが可能である。
Ｉ／Ｏインターフェースの信号電圧も可変にすることに
より、ノイズの多い環境ではＩ／Ｏバスの信号電圧を大
きくし、動作速度を下げることにより、ノイズの影響を
受けにくくすることが可能である。
【図１】本発明のプログラマブルコントローラの実施例
の構成図。
の構成図。
【図２】上記実施例のメモリ１−４に格納されるデータ
マップ。
マップ。
【図３】上記実施例のＩ／Ｏインターフェース部１−２
の要部構成図。
の要部構成図。
【図４】上記実施例の作用を説明するためのタイミング
図。
図。
【図５】上記実施例の作用を説明するための設置例を示
す図。
す図。
１…プログラマブルコントローラ（基本ユニット） １−１…ＣＰＵ １−２…Ｉ／Ｏインターフェース部 １−３…システムプログラムメモリ １−４…動作メモリ １−５…ユーザプログラムメモリ １−６…ＣＰＵバス １−７…ＤＣ−ＤＣコンバータ １−８…内部Ｉ／Ｏバス ２…入出力モジュール ４…インテリジェントＩ／Ｏモジュール ５…Ｉ／Ｏバス ６…拡張ユニット ６−１…拡張ユニットのＩ／Ｏインターフェース部 ６−２…拡張ユニットの内部Ｉ／Ｏバス
Claims (2)
- 【請求項１】 シーケンスプログラムを実行するＣＰＵ
と、制御対象の状態情報が入力されると共に、制御対象
周辺機器の制御信号を出力する複数の入出力モジュール
を備え、前記ＣＰＵと前記入出力モジュールの間に設け
られ、前記入出力モジュールのデータの読み書きのタイ
ミングを前記ＣＰＵから任意に設定可能なＩ／Ｏインタ
ーフェース部と、前記Ｉ／Ｏインターフェース部と前記
複数の入出力モジュール間を接続するＩ／Ｏバスと、前
記Ｉ／Ｏインターフェース部と各入出力モジュール間を
接続するＩ／Ｏバスの長さに関係するデータを各入出力
モジュール毎に記憶するメモリを設け、入出力モジュー
ルにデータの読み書きを行う際に、当該入出力モジュー
ルのＩ／Ｏバスの長さに関係するデータによりアクセス
タイミングを設定してデータの読み書きを行い、エラー
が発生したとき、前記ＣＰＵにより前記Ｉ／Ｏインター
フェース部の読み書きのタイミングを変化させて繰り返
し実行させるリトライ手段を設けたことを特徴とするプ
ログラマブルコントローラ。 - 【請求項２】 シーケンスプログラムを実行するＣＰＵ
と、制御対象の状態情報が入力されると共に、制御対象
周辺機器の制御信号を出力する複数の入出力モジュール
を備え、前記ＣＰＵと前記入出力モジュールの間に設け
られ、前記入出力モジュールのデータの読み書きのタイ
ミングを前記ＣＰＵから任意に設定可能なＩ／Ｏインタ
ーフェース部と、前記Ｉ／Ｏインターフェース部と前記
複数の入出力モジュール間を接続するＩ／Ｏバスと、前
記Ｉ／Ｏインターフェース部と各入出力モジュール間を
接続するＩ／Ｏバスの長さに関係するデータを各入出力
モジュール毎に記憶するメモリを設け、入出力モジュー
ルにデータの読み書きを行う際に、当該入出力モジュー
ルのＩ／Ｏバスの長さに関係するデータによりアクセス
タイミングを設定してデータの読み書きを行い、前記Ｉ
／Ｏインターフェース部に供給する制御電源の電圧を前
記ＣＰＵからの指令により変化させる電圧制御手段を設
け、ノイズの状態に応じて上記電圧を設定することを特
徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10513194A JP3222010B2 (ja) | 1994-05-19 | 1994-05-19 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10513194A JP3222010B2 (ja) | 1994-05-19 | 1994-05-19 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07311605A JPH07311605A (ja) | 1995-11-28 |
| JP3222010B2 true JP3222010B2 (ja) | 2001-10-22 |
Family
ID=14399215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10513194A Expired - Lifetime JP3222010B2 (ja) | 1994-05-19 | 1994-05-19 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222010B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5473817B2 (ja) * | 2010-07-23 | 2014-04-16 | 三菱電機株式会社 | プログラマブルコントローラおよびバス変換器 |
-
1994
- 1994-05-19 JP JP10513194A patent/JP3222010B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07311605A (ja) | 1995-11-28 |
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