JPH07283075A - キャパシタ - Google Patents
キャパシタInfo
- Publication number
- JPH07283075A JPH07283075A JP7744394A JP7744394A JPH07283075A JP H07283075 A JPH07283075 A JP H07283075A JP 7744394 A JP7744394 A JP 7744394A JP 7744394 A JP7744394 A JP 7744394A JP H07283075 A JPH07283075 A JP H07283075A
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- JP
- Japan
- Prior art keywords
- conductor
- capacitor
- comb
- flat plate
- dielectric film
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- Granted
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- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 例えば１ＧHz以上の高周波信号を扱う集積回
路に搭載されるキャパシタに関し、高い容量精度が得ら
れるインターディジタルキャパシタの特徴を活かし、さ
らに面積を大きくすることなく容量を大きくする。 【構成】 半導体または誘電体の基板上に第１の平板導
体７−１を形成し、その上に第１の誘電体膜８−１を形
成し、その上に第１の櫛形導体４−１および第２の櫛形
導体４−２を互いに組み合うように形成し、その上に第
２の誘電体膜８−２を形成し、その上に第２の平板導体
７−２を形成し、第１の平板導体と第１の櫛形導体とを
接続する手段９−１および第２の平板導体と第２の櫛形
導体とを接続する手段９−２とを備える。
路に搭載されるキャパシタに関し、高い容量精度が得ら
れるインターディジタルキャパシタの特徴を活かし、さ
らに面積を大きくすることなく容量を大きくする。 【構成】 半導体または誘電体の基板上に第１の平板導
体７−１を形成し、その上に第１の誘電体膜８−１を形
成し、その上に第１の櫛形導体４−１および第２の櫛形
導体４−２を互いに組み合うように形成し、その上に第
２の誘電体膜８−２を形成し、その上に第２の平板導体
７−２を形成し、第１の平板導体と第１の櫛形導体とを
接続する手段９−１および第２の平板導体と第２の櫛形
導体とを接続する手段９−２とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、例えば１ＧHz以上の高
周波信号を扱う集積回路に搭載されるキャパシタに関す
る。
周波信号を扱う集積回路に搭載されるキャパシタに関す
る。
【０００２】
【従来の技術】図２は、従来の薄膜キャパシタの構成例
を示す。(1) は平面図であり、 (2)は(1) のＡ−Ａ′線
における断面図である。
を示す。(1) は平面図であり、 (2)は(1) のＡ−Ａ′線
における断面図である。
【０００３】図において、半導体または誘電体の基板１
上に第１の平板導体２−１が形成され、その上に薄い誘
電体膜３が形成され、さらにその上に第２の平板導体２
−２が形成される。第１の平板導体２−１と第２の平板
導体２−２は誘電体膜３を介して対向し、キャパシタの
電極として作用する。本構成では、誘電体膜３を薄く形
成することにより、小さな面積で大きな容量のキャパシ
タを実現することができる。
上に第１の平板導体２−１が形成され、その上に薄い誘
電体膜３が形成され、さらにその上に第２の平板導体２
−２が形成される。第１の平板導体２−１と第２の平板
導体２−２は誘電体膜３を介して対向し、キャパシタの
電極として作用する。本構成では、誘電体膜３を薄く形
成することにより、小さな面積で大きな容量のキャパシ
タを実現することができる。
【０００４】図３は、従来のインターディジタルキャパ
シタの構成例を示す。(1) は平面図であり、 (2)は (1)
のＡ−Ａ′線における断面図である。図において、半導
体または誘電体の基板１上に、第１の櫛形導体４−１お
よび第２の櫛形導体４−２が互いに組み合うように形成
される。第１の櫛形導体４−１の各細線導体と第２の櫛
形導体４−２の各細線導体はそれぞれ対向し、キャパシ
タの電極として作用する。本構成では、小さな容量のキ
ャパシタを精度よく、かつ簡単に製作することができ
る。
シタの構成例を示す。(1) は平面図であり、 (2)は (1)
のＡ−Ａ′線における断面図である。図において、半導
体または誘電体の基板１上に、第１の櫛形導体４−１お
よび第２の櫛形導体４−２が互いに組み合うように形成
される。第１の櫛形導体４−１の各細線導体と第２の櫛
形導体４−２の各細線導体はそれぞれ対向し、キャパシ
タの電極として作用する。本構成では、小さな容量のキ
ャパシタを精度よく、かつ簡単に製作することができ
る。
【０００５】
【発明が解決しようとする課題】高周波回路を構成する
場合には、回路に直列に挿入するキャパシタの容量は比
較的小さなものが必要となる。薄い誘電体膜を挟んで２
枚の平板導体を対向させた従来の薄膜キャパシタで 0.5
ｐＦ以下の小さな容量を実現しようとすると、平板導体
の面積を非常に小さくしなければならない。しかし、従
来の薄膜キャパシタでは平板導体の端部のフリンジング
の効果が大きく、精度のよいキャパシタを形成すること
ができなかった。
場合には、回路に直列に挿入するキャパシタの容量は比
較的小さなものが必要となる。薄い誘電体膜を挟んで２
枚の平板導体を対向させた従来の薄膜キャパシタで 0.5
ｐＦ以下の小さな容量を実現しようとすると、平板導体
の面積を非常に小さくしなければならない。しかし、従
来の薄膜キャパシタでは平板導体の端部のフリンジング
の効果が大きく、精度のよいキャパシタを形成すること
ができなかった。
【０００６】また、このような構造では、図４(1) に示
すように製造過程で下側の第１の平板導体２−１の端部
にバリ５が生じるとキャパシタの電極が短絡しやすくな
り、信頼性が低下することがあった。この問題を解決す
るためには、従来は図４(2)に示すように上側の第２の
平板導体２−２が下側の第１の平板導体２−１の端部と
交差する位置にブリッジ６を設けている。しかし、この
ブリッジ６を形成するには誘電体膜３の一部を厚くする
処理を行うことになるが、このときブリッジ６の高さ，
形状，角度などを精密に制御することが困難であった。
また、ブリッジ６の部分における平板導体間の距離が他
の部分と異なることになる。このようなことからエッジ
部容量が不確定となり、キャパシタ容量の精度を高める
ことができなかった。
すように製造過程で下側の第１の平板導体２−１の端部
にバリ５が生じるとキャパシタの電極が短絡しやすくな
り、信頼性が低下することがあった。この問題を解決す
るためには、従来は図４(2)に示すように上側の第２の
平板導体２−２が下側の第１の平板導体２−１の端部と
交差する位置にブリッジ６を設けている。しかし、この
ブリッジ６を形成するには誘電体膜３の一部を厚くする
処理を行うことになるが、このときブリッジ６の高さ，
形状，角度などを精密に制御することが困難であった。
また、ブリッジ６の部分における平板導体間の距離が他
の部分と異なることになる。このようなことからエッジ
部容量が不確定となり、キャパシタ容量の精度を高める
ことができなかった。
【０００７】一方、従来のインターディジタルキャパシ
タでは、誘電体膜を用いないのでバリなどによる短絡の
心配はない。しかし、対向する電極の面積が小さいの
で、その容量は１ｍｍ長の電極１本あたり0.05ｐＦから
0.1ｐＦ程度と非常に小さいもっであった。したがっ
て、容量を大きくする場合には、各電極の幅を大きくす
るか櫛形導体の数を増やす必要があり、全体の面積が大
きくなる問題があった。
タでは、誘電体膜を用いないのでバリなどによる短絡の
心配はない。しかし、対向する電極の面積が小さいの
で、その容量は１ｍｍ長の電極１本あたり0.05ｐＦから
0.1ｐＦ程度と非常に小さいもっであった。したがっ
て、容量を大きくする場合には、各電極の幅を大きくす
るか櫛形導体の数を増やす必要があり、全体の面積が大
きくなる問題があった。
【０００８】本発明は、高い容量精度が得られるインタ
ーディジタルキャパシタの特徴を活かし、さらに面積を
大きくすることなく容量を大きくすることができるキャ
パシタを提供することを目的とする。
ーディジタルキャパシタの特徴を活かし、さらに面積を
大きくすることなく容量を大きくすることができるキャ
パシタを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、半導体または
誘電体の基板上に第１の平板導体を形成し、その上に第
１の誘電体膜を形成し、その上に第１の櫛形導体および
第２の櫛形導体を互いに組み合うように形成し、その上
に第２の誘電体膜を形成し、その上に第２の平板導体を
形成し、第１の平板導体と第１の櫛形導体とを接続する
手段および第２の平板導体と第２の櫛形導体とを接続す
る手段とを備える。
誘電体の基板上に第１の平板導体を形成し、その上に第
１の誘電体膜を形成し、その上に第１の櫛形導体および
第２の櫛形導体を互いに組み合うように形成し、その上
に第２の誘電体膜を形成し、その上に第２の平板導体を
形成し、第１の平板導体と第１の櫛形導体とを接続する
手段および第２の平板導体と第２の櫛形導体とを接続す
る手段とを備える。
【００１０】
【作用】本発明のキャパシタは、第１の平板導体および
第１の櫛形導体がキャパシタの第１の電極として作用
し、第２の平板導体および第２の櫛形導体がキャパシタ
の第２の電極として作用する。このとき、第１の櫛形導
体および第２の櫛形導体との間にインターディジタルキ
ャパシタが形成され、小さくとも高い容量精度を得るこ
とができる。さらに、第１の平板導体と第２の櫛形導体
との間、第２の平板導体と第１の櫛形導体との間にもキ
ャパシタが形成されるので、インターディジタルキャパ
シタの面積を大きくすることなく容量を大きくすること
ができる。
第１の櫛形導体がキャパシタの第１の電極として作用
し、第２の平板導体および第２の櫛形導体がキャパシタ
の第２の電極として作用する。このとき、第１の櫛形導
体および第２の櫛形導体との間にインターディジタルキ
ャパシタが形成され、小さくとも高い容量精度を得るこ
とができる。さらに、第１の平板導体と第２の櫛形導体
との間、第２の平板導体と第１の櫛形導体との間にもキ
ャパシタが形成されるので、インターディジタルキャパ
シタの面積を大きくすることなく容量を大きくすること
ができる。
【００１１】また、第１の誘電体膜および第２の誘電体
膜の厚さを例えば１〜５μｍ程度にすれば、製造過程で
生じるバリ等による短絡を防ぐことができ、信頼性を高
めることができる。また、各誘電体膜の厚さや各平板導
体の大きさを調整することにより、キャパシタの容量を
変えることができる。
膜の厚さを例えば１〜５μｍ程度にすれば、製造過程で
生じるバリ等による短絡を防ぐことができ、信頼性を高
めることができる。また、各誘電体膜の厚さや各平板導
体の大きさを調整することにより、キャパシタの容量を
変えることができる。
【００１２】
【実施例】図１は、本発明のキャパシタの実施例構成を
示す。(1) は斜視図であり、(2)は (1)のＡ−Ａ′線に
おける断面図である。なお、図２〜図４に示す従来のキ
ャパシタと同等の機能を果たすものは同一符号を付して
いる。
示す。(1) は斜視図であり、(2)は (1)のＡ−Ａ′線に
おける断面図である。なお、図２〜図４に示す従来のキ
ャパシタと同等の機能を果たすものは同一符号を付して
いる。
【００１３】図において、半導体または誘電体の基板１
上に第１の平板導体７−１が形成され、その上に第１の
誘電体膜８−１が形成され、その上に第１の櫛形導体４
−１および第２の櫛形導体４−２が互いに組み合うよう
に形成される。さらに、第１の櫛形導体４−１および第
２の櫛形導体４−２上に第２の誘電体膜８−２が形成さ
れ、その上に第２の平板導体７−２が形成される。第１
の平板導体７−１と第１の櫛形導体４−１は導体９−１
を介して接続され、第２の平板導体７−２と第２の櫛形
導体４−２は導体９−２を介して接続される。なお、図
１(1) では、基板１，第１の誘電体膜８−１，第２の誘
電体膜８−２は省略されている。
上に第１の平板導体７−１が形成され、その上に第１の
誘電体膜８−１が形成され、その上に第１の櫛形導体４
−１および第２の櫛形導体４−２が互いに組み合うよう
に形成される。さらに、第１の櫛形導体４−１および第
２の櫛形導体４−２上に第２の誘電体膜８−２が形成さ
れ、その上に第２の平板導体７−２が形成される。第１
の平板導体７−１と第１の櫛形導体４−１は導体９−１
を介して接続され、第２の平板導体７−２と第２の櫛形
導体４−２は導体９−２を介して接続される。なお、図
１(1) では、基板１，第１の誘電体膜８−１，第２の誘
電体膜８−２は省略されている。
【００１４】このような構造では、第１の平板導体７−
１および第１の櫛形導体４−１がキャパシタの一方の電
極となり、第２の平板導体７−２および第２の櫛形導体
４−２がキャパシタの他方の電極となる。このようなキ
ャパシタは多層型ＭＭＩＣの層間に形成することがで
き、従来のインターディジタルキャパシタと比較して容
易に２〜３倍程度の容量を実現することができる。
１および第１の櫛形導体４−１がキャパシタの一方の電
極となり、第２の平板導体７−２および第２の櫛形導体
４−２がキャパシタの他方の電極となる。このようなキ
ャパシタは多層型ＭＭＩＣの層間に形成することがで
き、従来のインターディジタルキャパシタと比較して容
易に２〜３倍程度の容量を実現することができる。
【００１５】また、本発明のキャパシタは、半導体基板
上に誘電体膜と導体からなる多層受動回路を形成する多
層型ＭＭＩＣに特に有効である。すなわち、本発明のキ
ャパシタはインターディジタルキャパシタの上下にさら
に電極を設ける構造であるので、多層受動回路内に容易
にかつ精度よく形成することができる。
上に誘電体膜と導体からなる多層受動回路を形成する多
層型ＭＭＩＣに特に有効である。すなわち、本発明のキ
ャパシタはインターディジタルキャパシタの上下にさら
に電極を設ける構造であるので、多層受動回路内に容易
にかつ精度よく形成することができる。
【００１６】
【発明の効果】以上説明したように本発明は、第１の櫛
形導体と第２の櫛形導体によるインターディジタルキャ
パシタに加えて、第１の平板導体と第２の櫛形導体との
間、第２の平板導体と第１の櫛形導体との間にもキャパ
シタが形成されるので、インターディジタルキャパシタ
の面積を大きくすることなく容量を大きくすることがで
きる。また、第１の平板導体と第２の櫛形導体との間、
第２の平板導体と第１の櫛形導体との間の誘電体膜の厚
さを十分にとることにより、製造過程で生じるバリ等に
よる短絡を防ぐことができ、信頼性を高めることができ
る。
形導体と第２の櫛形導体によるインターディジタルキャ
パシタに加えて、第１の平板導体と第２の櫛形導体との
間、第２の平板導体と第１の櫛形導体との間にもキャパ
シタが形成されるので、インターディジタルキャパシタ
の面積を大きくすることなく容量を大きくすることがで
きる。また、第１の平板導体と第２の櫛形導体との間、
第２の平板導体と第１の櫛形導体との間の誘電体膜の厚
さを十分にとることにより、製造過程で生じるバリ等に
よる短絡を防ぐことができ、信頼性を高めることができ
る。
【図１】本発明のキャパシタの実施例構成を示す図。
【図２】従来の薄膜キャパシタの構成例を示す図。
【図３】従来のインターディジタルキャパシタの構成例
を示す図。
を示す図。
【図６】従来の薄膜キャパシタの問題点および解決法を
示す図。
示す図。
１ 基板 ２，７ 平板導体 ３，８ 誘電体膜 ４ 櫛形導体 ５ バリ ６ ブリッジ ９ 導体
【手続補正書】
【提出日】平成６年８月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明のキャパシタの実施例構成を示す図。
【図２】従来の薄膜キャパシタの構成例を示す図。
【図３】従来のインターディジタルキャパシタの構成例
を示す図。
を示す図。
【図４】従来の薄膜キャパシタの問題点および解決法を
示す図。
示す図。
【符号の説明】 １ 基板 ２，７ 平板導体 ３，８ 誘電体膜 ４ 櫛形導体 ５ バリ ６ ブリッジ ９ 導体
Claims (1)
- 【請求項１】 半導体または誘電体の基板上に形成され
る第１の平板導体と、 前記第１の平板導体上に形成される第１の誘電体膜と、 前記第１の誘電体膜上に互いに組み合うように形成され
る第１の櫛形導体および第２の櫛形導体と、 前記第１の櫛形導体および第２の櫛形導体上に形成され
る第２の誘電体膜と、 前記第２の誘電体膜上に形成される第２の平板導体と、 前記第１の平板導体と前記第１の櫛形導体とを接続する
手段および前記第２の平板導体と前記第２の櫛形導体と
を接続する手段とを備えたことを特徴とするキャパシ
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07744394A JP3209253B2 (ja) | 1994-04-15 | 1994-04-15 | キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07744394A JP3209253B2 (ja) | 1994-04-15 | 1994-04-15 | キャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283075A true JPH07283075A (ja) | 1995-10-27 |
| JP3209253B2 JP3209253B2 (ja) | 2001-09-17 |
Family
ID=13634171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07744394A Expired - Lifetime JP3209253B2 (ja) | 1994-04-15 | 1994-04-15 | キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209253B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905792A3 (en) * | 1997-09-30 | 2000-02-09 | Hewlett-Packard Company | Stacked-fringe integrated circuit capacitors |
| JP2012129271A (ja) * | 2010-12-14 | 2012-07-05 | Nec Corp | ノイズ抑制構造 |
-
1994
- 1994-04-15 JP JP07744394A patent/JP3209253B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905792A3 (en) * | 1997-09-30 | 2000-02-09 | Hewlett-Packard Company | Stacked-fringe integrated circuit capacitors |
| JP2012129271A (ja) * | 2010-12-14 | 2012-07-05 | Nec Corp | ノイズ抑制構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3209253B2 (ja) | 2001-09-17 |
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Legal Events
| Date | Code | Title | Description |
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