JPH0727695Y2

JPH0727695Y2 - 信号波形のエツジ検出回路

Info

Publication number: JPH0727695Y2
Application number: JP1987054628U
Authority: JP
Inventors: 伸一福田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-04-10
Filing date: 1987-04-10
Publication date: 1995-06-21
Anticipated expiration: 2002-04-10
Also published as: JPS63163028U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案は、ディジタル記録信号を再生する際にディジタ
ル信号波形のエッジを検出するエッジ検出回路に関する
ものである。

〔考案の概要〕

本考案は、ディジタル記録信号を再生する際にディジタ
ル信号のエッジを検出するエッジ検出回路に関するもの
であり、少なくともディジタル信号のエッジが連続する
２クロックに亘って検出される場合にはこれを偽のエッ
ジとして選別し、それに対応するエッジ検出パルスをエ
ッジ検出信号から除去して最終的なエッジ検出出力を得
るようにして、偽のエッジによる再生データの撹乱を防
止し再生データの誤り率を改善することを可能と為すエ
ッジ検出回路を提供するものである。

〔従来の技術〕従来、ディジタル記録信号を再生する際にディジタル信
号のエッジを検出する、例えばディジタルPLL等に使用
されるエッジ検出回路は、第４図のＡで示されるような
再生信号を入力信号とし、これを第４図のＢで示される
ようなディジタル信号に波形整形しこのエッジを検出し
て、第４図のＣで示されるようなエッジ検出信号を出力
する。上記入力信号Ａは、種々の記録媒体に記録された
デジタル記録信号を上記記録媒体の記録に適合する読出
し装置により読出して得られた信号である。そして、上
記ディジタル信号Ｂは、上記入力信号Ａが所定の、例え
ば０ボルトの値をその上から下へ又は下から上へ通過し
たときに“H"レベルから“L"レベルに又は、“L"レベル
から“H"レベルに変わるようになっている。上記エッジ
検出信号Ｃは、上記ディジタル信号Ｂが“H"レベルから
“L"レベルに、又は、“L"レベルから“H"レベルに変わ
るときすなわち上記ディジタル信号Ｂのエッジにおいて
１つのエッジ検出パルスを発するようになっている。そ
して、このエッジ検出回路が、例えばディジタルPLL等
に用いられると、上記エッジ検出パルスと位相が合うよ
うに、第４図のＤで示されるような再生クロックが作り
出されるようになっている。

〔考案が解決しようとする問題点〕

ところで、上記入力信号が、第５図のＡに示されるよう
な、ノイズが大きかったり低域成分が少ない波形である
場合には、本来あってはいけないところで、図中ａで示
すように上記所定の値を通過してしまう虞れがある。こ
のとき、上記エッジ検出回路は、第５図のＣに示される
ようなエッジ検出信号を出力しているが、図中ｃで示す
ようなエッジ検出パルスを発する。このエッジ検出パル
スは、本来あってはいけないものなのでこれを偽のエッ
ジ検出パルスｃと呼び、これに相当するエッジを偽のエ
ッジｂと呼ぶ。この偽のエッジｂ及び偽のエッジ検出パ
ルスｃは、本来のエッジ検出パルスの周期とは関係のな
いタイミングで発生し、上記入力信号の正しい再生を阻
害することとなる。例えば、ディジタルPLLにおいてエ
ッジ検出パルスによって位相を決定されている第５図Ｄ
で示される再生クロックは、上記偽のエッジ検出パルス
ｃにより位相を誤って移動させられてしまい、再生デー
タの誤り率を悪化させることとなる。

そこで、本考案は、エッジ検出信号より偽のエッジ検出
パルスを除去した最終的なエッジ検出信号が得られる信
号波形のエッジ検出回路を提供することを目的とする。

〔問題点を解決するための手段〕

上述の問題点を解決し上記目的を達成するため、本考案
に係る信号波形のエッジ検出回路においては、偽のエッ
ジ検出パルスは、本来のエッジ検出パルスの間隔よりも
充分短いタイミングで発生することに着目しこの性質を
利用して、論理回路を用いることにより、少なくともデ
ィジタル信号のエッジが連続する２クロックに亘って検
出される場合を含め、上記エッジが偽のエッジであると
判別できる場合のエッジ検出パルスをエッジ検出信号か
ら除去して最終的なエッジ検出信号を得ることを特徴と
する。

この場合、クロック毎の信号の変化を検出して得られた
エッジ検出パルスと、その１クロック遅延出力及び２ク
ロック遅延出力とを用いて、論理演算することにより、
エッジが２クロック以上連続して検出される場合の偽の
エッジを除去するようにしている。

〔作用〕

本考案に係る信号波形のエッジ検出回路においては、論
理回路が少なくともディジタル信号のエッジが連続する
２クロックに亘って検出される場合のエッジ検出パルス
をエッジ検出信号から除去して最終的なエッジ検出信号
を得るので、偽のエッジ検出パルスを含まない本来のエ
ッジ検出信号が得られる。

〔実施例〕

以下、本考案の具体的な実施例を図面を参照して説明す
る。

（第１の実施例）本考案の信号波形のエッジ検出回路は、第１図に示すよ
うに、ディジタル記録信号を読出した信号を入力信号と
し、これをディジタル信号に波形整形するコンパレータ
１と複数の論理回路からなる。そして、第１図のＡない
しＬで示す部分には、それぞれ第２図のＡないしＬに示
すような波形の信号が得られている。

ここで、フリップフロップ２、３及びエクスクルーシブ
オアゲート４は、クロック信号によりサンプリングして
得られた信号の変化を検出してエッジ検出パルスを出力
するエッジ検出部を構成しており、このエッジ検出部か
らのエッジ検出パルスが入力されて１クロック分遅延さ
れる第１の遅延手段としてフリップフロップ６が、また
この第１の遅延手段からの出力が供給されて１クロック
分遅延される第２の遅延手段としてフリップフロップ７
がそれぞれ設けられ、上記エッジ検出部からのエッジ検
出パルス、上記第１の遅延手段であるフリップフロップ
６からの出力信号及び上記第２の遅延手段であるフリッ
プフロップ７からの出力信号は、ノットゲート８、９及
びアンドゲート10より成る論理回路部に入力され、エッ
ジが少なくとも２クロックに亘って検出される場合のエ
ッジ検出パルスが除去されて出力される。

上記コンパレータ１に非反転入力端子には、種々の記録
媒体に記録されたディジタル記録信号を上記記録媒体に
記録の適合する図示しない読出し装置により読出して得
られた入力信号Ａが入力される。上記コンパレータ１
は、その反転入力端子が接地されているので、上記入力
信号Ａを０ボルトでレベル弁別してディジタル信号Ｂに
波形整形して出力する。そして、上記ディジタル信号Ｂ
は、上記入力信号Ａが０ボルトと交差する点（ゼロクロ
ス）において、“H"レベルから“L"レベルへの、又は、
“L"レベルから“H"レベルへの急峻な変化をし、これを
エッジと呼ぶ。そして、上記ディジタル信号Ｂは、第１
のＤフリップフロップ２のデータ入力端子に送られる。
このＤフリップフロップは、データ入力端子に入力され
る信号をクロック入力端子CKに入力されるクロック信号
の立上がりの時点でサンプリングして、次のサンプリン
グが行われるまでそのレベルを持続してＱ端子から出力
するようになっている。上記第１のフリップフロップ２
のクロック入力端子CKには、マスタクロック信号Ｃが入
力される。このマスタクロック信号Ｃは、例えば、水晶
発振器等を基準として用いた図示しない発振回路により
供給される。上記第１のＤフリップフロップ２のＱ端子
からは、サンプリング信号Ｄが出力される。このサンプ
リング信号Ｄは、上記ディジタル信号Ｂのエッジをその
後に来る上記マスタクロックＣの立上がりに一致するよ
うに時間的に遅延したものに相当する。そして、上記サ
ンプリング信号Ｄは、第２のＤフリップフロップ３のデ
ータ入力端子とエクスクルーシブオアゲート４に送られ
る。このＤフリップフロップは、上述の機能を有するこ
とによりデータ入力端子に入力される信号がクロック入
力端子CKに入力されるクロック信号と位相が合っている
場合には、上記データ入力端子に入力される信号を上記
クロック入力端子CKに入力されるクロック信号の１クロ
ック分遅延してＱ端子から出力することになる。上記第
２のＤフリップフロップ３のクロック入力端子CKには、
上記マスタクロックＣが入力される。上記第２のＤフリ
ップフロップ３のＱ端子からは、上記サンプリング信号
Ｄが上記マスタクロックＣの１クロック分遅延されたも
のに相当する信号Ｅが出力される。この信号Ｅは、上記
エクスクルーシブオアゲート４に送られる。このエクス
クルーシブオアゲート４は、入力される２つの信号のう
ち片方のみが“H"レベルとなっている場合にのみ“H"レ
ベルの出力をするようになっている。上記エクスクルー
シブオアゲート４は、上記サンプリング信号Ｄと上記信
号Ｅが入力されることにより、エッジ検出信号Ｆを出力
する。このエッジ検出信号Ｆには、上記入力信号Ａにお
ける上記ゼロクロスに相当する上記マスタクロック信号
Ｃの１クロック分の長さのエッジ検出パルスが現れてい
る。

上述の過程により、上記入力信号Ａが上記エッジ検出信
号Ｆに変換されたわけであるが、上記入力信号Ａに、第
２図中a₁，a₂で示すような、ノイズ等による偽のゼロク
ロスがあると、上記エッジ検出信号Ｆには、図中f₁，f₂
で示すような、偽のエッジ検出パルスが現れることにな
る。

そして、上記エッジ検出信号Ｆは、それぞれのクロック
入力端子CKにそれぞれ上記マスタクロック信号Ｃが供給
された第３のＤフリップフロップ5,第４のＤフリップフ
ロップ6,第５のＤフリップフロップ７により、次々に遅
延され、上記エッジ検出信号Ｆを上記マスタクロック信
号Ｃの１クロック分遅延させたものに相当する信号G,同
様に２クロック分遅延させたものに相当する信号H,同様
に３クロック分遅延させたものに相当する信号Ｉが得ら
れる。そして、上記信号Ｇと上記信号Ｉは、それぞれノ
ットゲート8,ノットゲート９により反転され、それぞれ
信号J,信号Ｋが得られる。そして、上記信号J,上記信号
K,上記信号Ｈがアンドゲート10に送られる。上記アンド
ゲート10は、入力された信号の全てが“H"レベルの場合
にのみ“H"レベルの出力をするようになっているので、
エッジ検出信号Ｌを出力する。

上記エッジ検出信号Ｆと上記エッジ検出信号Ｌを比較し
てみると、上記偽のエッジ検出パルスf₁，f₂が、上記エ
ッジ検出信号Ｌにおいては消滅していることがわかる。
この実施例においては、上記エッジ検出信号Ｆにおい
て、上記エッジ検出パルスが２個連続して現れた場合
に、上記エッジ検出信号Ｌにはその連続したエッジ検出
パルスが現れないようになっている。すなわち、上記ア
ンドゲート10には、上記信号Ｈとともに上記信号Ｈより
上記マスタクロック信号Ｃの１クロック分先行して上記
信号Ｊが、また、同じく１クロック分遅れて上記信号Ｋ
が入力されるので、上記エッジ検出パルスが２個連続し
ていると、その上記信号Ｈにおける第１のエッジ検出パ
ルスf_1Hは、上記信号Ｊにおける反転された第２のエッ
ジ検出パルスf_2Jにより消滅させられ、また、その上記
信号Ｈにおける第２のエッジ検出パルスf_2Hは、上記信
号Ｋにおける反転された第１のエッジ検出パルスf_1Kに
より消滅させられる。

ここで、上記エッジ検出パルスを上記マスタクロック信
号Ｃの１クロックを単位として“1",上記エッジ検出パ
ルスの現れないところを同様に“0"とそれぞれ表現す
る。すると、上記エッジ検出信号Ｆにおいての“010"が
正しいエッジ検出パルスとして上記エッジ検出信号Ｌに
おいても“010"として現れ、上記エッジ検出信号Ｆにお
いての“11"は偽のエッジ検出パルスとして上記エッジ
検出信号Ｌにおいては“00"となりエッジ検出パルスと
しては現れないことになっている。

（第２の実施例）上述の実施例の上記エッジ検出信号Ｆにおける“00100"
のみを正しいエッジ検出パルスとし、同じく“11"及び
“101"を偽のエッジ検出パルスとするようにしてもよ
い。これは、上記偽のゼロクロスa₁，a₂が、例えば上記
マスタクロック信号Ｃの１クロックの周期が上述の実施
例より短い等の理由により、その１クロックに対してよ
り広い間隔を有して現れる場合に、これが偽のゼロクロ
スであることを判別するために有効である。このような
動作を実現する回路としては、上述の実施例における第
３のＤフリップフロップ５以降の論理回路を適宜変更，
追加することにより実施可能であるため説明を省略す
る。

（第３の実施例）上述の実施例の上記エッジ検出信号Ｆにおける“010"及
び“01110"のみを正しいエッジ検出パルスとし、同じく
“0110"を偽のエッジ検出パルスとするようにしてもよ
い。これは、“01110"のように３個連続のエッジ検出パ
ルスは、第３図に示すように、“010"で表される正しい
エッジ検出パルスにノイズが重ね合わされた結果と考え
ることができるので、これを正しいエッジと見做さず
“00000"としてしまっては、寧ろ誤った結果を導くこと
になるからである。

（第４の実施例）上述の実施例の上記エッジ検出信号Ｆにおける“00100"
及び“01110"のみを正しいエッジ検出パルスとし、同じ
く“0110"及び“01010"を偽のエッジ検出パルスとする
ようにしてもよい。これは、上述の第２の実施例と第３
の実施例を組合わせた効果を得るためである。

（その他の実施例）上述の実施例の他、上記マスタクロック信号Ｃの周波数
や、上記再生信号Ａの等化や含まれるノイズの程度に応
じて適切な判別パターンを選択すればよい。そのような
動作を実現する回路としては、上述の実施例と同様に論
理回路を適宜変更，追加することにより実施可能であ
る。

〔考案の効果〕

上述のように、本考案に係る信号波形のエッジ検出回路
においては、本来のエッジによるエッジ検出パルスと偽
のエッジによる偽のエッジ検出パルスを区別して、上記
偽のエッジ検出パルスをエッジ検出信号より除去して最
終的なエッジ検出信号として出力するので、上記偽のエ
ッジ検出パルスを含まない本来のエッジ検出信号が得ら
れる。

特に、入力信号が有する偽のゼロクロスの増大が予想さ
れる入力信号となるディジタル記録信号の読出し信号が
低域成分の不足等による歪み，ノイズを含んでいる場合
や、マスタクロック信号の周波数が再生クロックの周波
数に比して充分に高くない場合に上記信号波形のエッジ
検出回路を用いる効果が大きく、再生データの誤り率の
改善に貢献するものである。

また、上記信号波形のエッジ検出回路を、例えばディジ
タルPLLに適用すれば、上記偽のゼロクロスによる再生
クロックの撹乱が防止され、安定した再生クロックが得
られるディジタルPLLの構成が実現できる。

【図面の簡単な説明】

第１図は本考案に係る信号波形のエッジ検出回路の第１
の実施例の構成を示す回路図であり、第２図は上記信号
波形のエッジ検出回路の第１の実施例における各部分の
信号波形を示す波形図である。第３図は上記信号波形のエッジ検出回路の第３の実施例
における入力信号とエッジ検出信号の波形の例を示す波
形図である。第４図は従来の信号波形のエッジ検出回路における入力
信号及びエッジ検出信号の例を示す波形図であり、第５
図は従来の信号波形のエッジ検出回路におけるノイズの
多い入力信号によるエッジ検出信号の例を示す波形図で
ある。

Claims

【実用新案登録請求の範囲】

【請求項１】入力信号をクロック信号によりサンプリン
グして得られた信号の変化を検出してエッジ検出パルス
を出力するエッジ検出部と、このエッジ検出部からのエッジ検出パルスが入力されて
該パルスを１クロック分遅延する第１の遅延手段と、この第１の遅延手段からの出力を１クロック分遅延する
第２の遅延手段と、上記エッジ検出部からのエッジ検出パルス、上記第１の
遅延手段からの出力信号及び上記第２の遅延手段からの
出力信号が入力され、エッジが少なくとも２クロックに
亘って検出される場合のエッジ検出パルスを除去して出
力する論理回路部とを有して成ることを特徴とする信号
波形のエッジ検出回路。