JP6362434B2 - クロック乗せ換え回路、半導体集積回路 - Google Patents

Description

本発明は、異なるクロックドメイン間のクロック乗せ換え回路に関する。

半導体集積回路あるいは回路システムは、クロック信号と同期した信号処理を行う。図１は、本発明者が検討した半導体集積回路の回路図である。この半導体集積回路２ｒは、第１クロックドメイン４および第２クロックドメイン６を備える。第１クロックドメイン４は、第１周波数ｆ１の第１クロック信号ＣＫ１と同期して動作する第１組み合わせ回路８を備え、第２クロックドメイン６は、第１周波数ｆ１より高い第２周波数ｆ２の第２クロック信号ＣＫ２と同期して動作する第２組み合わせ回路１０を含む。

このような半導体集積回路２ｒは、第１クロックドメイン４と第２クロックドメイン６の境界に、それらの間でデータを受け渡すクロック乗せ換え回路３００が設けられる。図１のクロック乗せ換え回路３００は、第１クロックドメイン４から第２クロックドメイン６へとデータＤ１を受け渡す。

クロック乗せ換え回路３００は、Ｄ型フリップフロップ３０２、メタステーブル除去回路３０４、安定化回路３０６を含む。Ｄ型フリップフロップ３０２は、第１組み合わせ回路８からのデータＤ１を、第１クロック信号ＣＫ１のポジティブエッジをトリガとして取り込むＤ型フリップフロップを含む。

メタステーブル除去回路３０４は、メタステーブル対策として設けられ、直列に接続された複数のＤ型フリップフロップを含む。複数のＤ型フリップフロップはそれぞれ、第２クロック信号ＣＫ２をトリガとして前段からのデータを取り込む。

安定化回路３０６は、メタステーブル除去回路３０４からのデータＤ３を受ける。安定化回路３０６は、第２クロック信号ＣＫ２の少なくとも２サイクルにわたり、データＤ３が同じ値を持続したときに、その値が正しいものとして取り込み、第２組み合わせ回路１０へと出力する。

たとえば安定化回路３０６は、Ｄ型フリップフロップ３０８、３１４、一致判定回路３１０、セレクタ３１２、を含む。Ｄ型フリップフロップ３０８は、第２クロック信号ＣＫ２をトリガとしてメタステーブル除去回路３０４の出力データＤ３を取り込む。一致判定回路３１０は、Ｄ型フリップフロップ３０８の出力Ｄ４、すなわち１個前のサイクルにおいて取り込んだデータＤ４と、現在のデータＤ３を比較する。比較の結果、一致であれば、セレクタ３１２は、Ｄ型フリップフロップ３０８の出力データＤ４を選択し、Ｄ型フリップフロップ３１４はデータＤ４をラッチする。一致判定回路３１０の比較の結果、不一致であれば、セレクタ３１２は、Ｄ型フリップフロップ３１４にすでに格納されている値をその入力に戻す。これによりＤ型フリップフロップ３１４のデータは更新されずに維持される。

特開２００１−０８６１０５号公報

本発明者は、図１のクロック乗せ換え回路３００について検討した結果、以下の課題を認識するに至った。図１には、第１クロックドメイン４から第２クロックドメイン６へと、単一のデータＤ１を伝送する構成を示すが、現実には、複数のデータＤ１が並列的に伝送される。したがって、クロック乗せ換え回路３００は、データごとに設けられることとなり、データ数が増大すると、それに比例して回路規模が増大する。

加えて、ひとつのデータＤ１は、複数のビット（以下、ｎビットとする）を含む。したがって、Ｄ型フリップフロップ３０２、メタステーブル除去回路３０４、安定化回路３０６を構成する回路素子（Ｄ型フリップフロップやセレクタ）は、ｎビットそれぞれに対して設けられることとなる。したがって、受け渡されるデータＤ１のビット幅が大きくなると、それに比例してクロック乗せ換え回路３００の回路規模が増大する。

本発明は係る課題に鑑みてなされたものあり、そのある態様の例示的な目的のひとつは、回路規模の増大を抑制可能なクロック乗せ換え回路の提供にある。

本発明のある態様は、第１周波数の第１クロック信号と同期する第１クロックドメインと、第１周波数より高い第２周波数の第２クロック信号と同期する第２クロックドメインの間でデータを受け渡すクロック乗せ換え回路に関する。クロック乗せ換え回路は、第１クロック信号および第２クロック信号を利用してタイミング信号を生成するタイミング信号発生器であって、タイミング信号のエッジは、第１クロック信号のポジティブエッジおよびネガティブエッジのうち、第１クロックドメインにおけるデータを変化のトリガとならないエッジである非トリガエッジの近傍に位置する、タイミング信号発生器と、少なくともタイミング信号を利用して、第１クロックドメインと第２クロックドメインの間で、データの受け渡しを行うインタフェース回路と、を備える。

この態様によると、複数のデータ、あるいは単一のデータに含まれる複数のビットによって、共通に使用されるタイミング信号を生成し、タイミング信号を複数のデータ、複数のビットに分配することにより、データごと、ビットごとの、メタステーブル対策や安定化処理が不要となるため、回路規模を縮小できる。

タイミング信号発生器は、第１クロック信号のポジティブエッジおよびネガティブエッジのうち、第１クロックドメインにおけるデータを変化のトリガとなる一方であるトリガエッジを検出するエッジ検出回路と、エッジ検出回路の出力を、第１クロック信号の周期の実質的に１／２遅延させ、タイミング信号を出力する遅延回路と、を含んでもよい。

タイミング信号発生器は、第１クロック信号のポジティブエッジおよびネガティブエッジのうち非トリガエッジを検出するエッジ検出回路を含み、エッジ検出回路の出力をタイミング信号としてもよい。

タイミング信号発生器は、エッジ検出回路の前段に直列に接続された複数の第１Ｄ型フリップフロップを含んでもよい。各第１Ｄ型フリップフロップは、そのＤ入力に第１クロック信号を受け、そのクロック入力に第２クロック信号を受けてもよい。

エッジ検出回路は、そのＤ入力に第１クロック信号を受け、そのクロック入力に第２クロック信号を受ける第２Ｄ型フリップフロップと、第２Ｄ型フリップフロップの入力信号と、第２Ｄ型フリップフロップの出力信号の反転信号の論理積を生成するＡＮＤゲートと、を含んでもよい。

遅延回路は、直列に接続された少なくともひとつの第３Ｄ型フリップフロップを含んでもよい。

エッジ検出回路は、そのＤ入力に第１クロック信号を受け、そのクロック入力に第２クロック信号を受ける第４Ｄ型フリップフロップと、第４Ｄ型フリップフロップの入力信号の反転信号と、第４Ｄ型フリップフロップの出力信号の論理積を生成するＡＮＤゲートと、を含んでもよい。

インタフェース回路は、第１クロックドメインから第２クロックドメインに第１データを受け渡す第１回路を含んでもよい。第１回路は、そのＤ入力に第１データを受け、そのクロック入力に第１クロック信号を受ける第５Ｄ型フリップフロップと、第５Ｄ型フリップフロップの出力信号が入力される第１入力端子と、第２入力端子と、を有し、タイミング信号に応じた一方を選択する第１セレクタと、そのデータ入力に第１セレクタの出力信号を受け、そのクロック入力に第２クロック信号を受け、その出力が第１セレクタの第２入力端子と接続された第６Ｄ型フリップフロップと、を含んでもよい。

インタフェース回路は、第２クロックドメインから第１クロックドメインに第２データを受け渡す第２回路を含んでもよい。第２回路は、第２データを受ける第１入力端子と、第２入力端子と、を有し、タイミング信号に応じた一方を選択する第２セレクタと、そのデータ入力に第２セレクタの出力信号を受け、そのクロック入力に第２クロック信号を受け、その出力が第２セレクタの第２入力端子と接続された第７Ｄ型フリップフロップと、そのＤ入力に第７Ｄ型フリップフロップの出力信号を受け、そのクロック入力に第１クロック信号を受ける第８Ｄ型フリップフロップと、を含んでもよい。

本発明の別の態様は、半導体集積回路に関する。半導体集積回路は、第１クロック信号と同期して動作する第１組み合わせ回路と、第２クロック信号と同期して動作する第２組み合わせ回路と、第１組み合わせ回路と第２組み合わせ回路の間に設けられる上述のいずれかのクロック乗せ換え回路と、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るクロック乗せ換え回路によれば、回路規模を縮小できる。

本発明者が検討した半導体集積回路の回路図である。 実施の形態に係るクロック乗せ換え回路を備える半導体集積回路の回路図である。 タイミング信号発生器の具体的な構成例を示す回路図である。 第１回路の構成例を示す回路図である。 第２回路の構成例を示す回路図である。 半導体集積回路のタイミング信号発生器の動作波形図である。 半導体集積回路の第１回路の動作波形図である。 半導体集積回路の第２回路の動作波形図である。 第１変形例に係るタイミング信号発生器の回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係るクロック乗せ換え回路１００を備える半導体集積回路２の回路図である。半導体集積回路２は、図１と同様に、第１クロックドメイン４および第２クロックドメイン６を備える。

第１組み合わせ回路８は、第１周波数ｆ１の第１クロック信号ＣＫ１と同期して動作し、第２組み合わせ回路１０は、第１周波数ｆ１より高い第２周波数ｆ２の第２クロック信号ＣＫ２と同期して動作する。クロック乗せ換え回路１００は、第１クロックドメイン４と第２クロックドメイン６の境界に設けられ、それらの間でデータを受け渡す。第１クロック信号ＣＫ１と第２クロック信号ＣＫ２は互いに非同期で、つまり位相関係が不定の状態で独立に生成される。

クロック乗せ換え回路１００は、タイミング信号発生器１０２およびインタフェース回路１０４を備える。
タイミング信号発生器１０２は、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２を利用してタイミング信号Ｓ１を生成する。タイミング信号Ｓ１のエッジは、第１クロック信号ＣＫ１のポジティブエッジおよびネガティブエッジのうち、第１クロックドメイン４におけるデータを変化のトリガとならないエッジである非トリガエッジの近傍に位置する。

本実施の形態に係る回路システムでは、ポジティブエッジがトリガとして利用されるものとし、ポジティブエッジがトリガエッジ、ネガティブエッジが非トリガエッジとなる。したがってタイミング信号発生器１０２は、タイミング信号Ｓ１のトリガエッジ（ポジティブエッジ）を第１クロック信号ＣＫ１のネガティブエッジの近傍に配置する。

インタフェース回路１０４は、少なくともタイミング信号Ｓ１を利用して、より具体的には、タイミング信号Ｓ１および第１クロック信号ＣＫ１、第２クロック信号ＣＫ２を利用して、第１クロックドメイン４と第２クロックドメイン６の間で、データの受け渡しを行う。

インタフェース回路１０４は、第１回路１０６および第２回路１０８の少なくとも一方を備える。第１回路１０６は、第１クロックドメイン４の第１組み合わせ回路８から第１クロック信号ＣＫ１と同期した第１データＤ１を受け、第２クロックドメイン６の第２組み合わせ回路１０に受け渡す。第２回路１０８は、第２クロックドメイン６の第２組み合わせ回路１０から第２クロック信号ＣＫ２と同期した第２データＤ２を受け、第１クロックドメイン４の第１組み合わせ回路８に受け渡す。

図３は、タイミング信号発生器１０２の具体的な構成例を示す回路図である。エッジ検出回路１１０、遅延回路１１２、メタステーブル除去回路１１４、第１バッファ１１６、第２バッファ１１８を備える。

エッジ検出回路１１０は、第１クロック信号ＣＫ１のポジティブエッジおよびネガティブエッジのうち、第１クロックドメイン４におけるデータを変化のトリガとなる一方であるトリガエッジ（つまりポジティブエッジ）を検出する。エッジ検出回路１１０は、第１クロック信号ＣＫ１のポジティブエッジのタイミングを示すエッジ検出信号Ｓ２を生成する。

遅延回路１１２は、エッジ検出回路１１０が生成するエッジ検出信号Ｓ２を、第１クロック信号ＣＫの周期Ｔ１の実質的に１／２（＝Ｔ１／２）遅延させ、タイミング信号Ｓ１を出力する。たとえば遅延回路１１２は、第２クロック信号ＣＫ２の周期Ｔ２を単位として、エッジ検出信号Ｓ２を遅延させる。Ｔ１＝Ｔ２×Ｎなる関係が成り立つ場合、遅延回路１１２は、第２クロック信号ＣＫ２のＭ＝（Ｎ／２）サイクルにわたり、エッジ検出信号Ｓ２を遅延させる。Ｎ／２が非整数の場合、Ｎ／２に最も近い整数をＭとし、Ｍサイクルにわたり、エッジ検出信号Ｓ２を遅延してもよい。

メタステーブル除去回路１１４は、エッジ検出回路１１０の前段に設けられる。メタステーブル除去回路１１４は、エッジ検出回路１１０の前段に直列に接続された複数の第１Ｄ型フリップフロップＦＦ１を含んでもよい。図３にはフリップフロップＦＦ１が２個示されるが、その個数は特に限定されない。第１Ｄ型フリップフロップＦＦ１はそれぞれ、そのＤ入力に前段からの第１クロック信号ＣＫ１を受け、そのクロック入力に第２クロック信号ＣＫ２を受け、第２クロック信号ＣＫ２によりリタイミングされた第１クロック信号ＣＫ１を、後段に出力する。メタステーブル除去回路１１４は、整形された第１クロック信号ＣＫ１ａを出力する。

また遅延回路１１２は、直列に接続されたＭ個の第３Ｄ型フリップフロップＦＦ３を含んでもよい。第３Ｄ型フリップフロップＦＦ３はそれぞれ、自身の入力を、第２クロック信号ＣＫ２の周期Ｔ２だけ遅延させる。

エッジ検出回路１１０は、第２Ｄ型フリップフロップＦＦ２、ＡＮＤゲート１２０を含む。第２Ｄ型フリップフロップＦＦ２は、そのＤ入力にメタステーブル除去回路１１４からの第１クロック信号ＣＫ１ａを受け、そのクロック入力に第２クロック信号ＣＫ２を受ける。ＡＮＤゲート１２０は、第２Ｄ型フリップフロップＦＦ２の入力信号ＣＫ１ａと、第２Ｄ型フリップフロップＦＦ２の出力信号ＣＫ１ｂの反転信号＃ＣＫ１ｂ（＃は論理反転を示す）の論理積を生成する。ＡＮＤゲート１２０の出力であるエッジ検出信号Ｓ２は、第１クロック信号ＣＫ１ａのポジティブエッジをトリガとしてハイレベルとなる。

なお第１クロック信号ＣＫ１、第２クロック信号ＣＫ２を生成するオシレータの出力インピーダンスが十分低い場合には、第１バッファ１１６、第２バッファ１１８は省略しうる。

図４は、第１回路１０６の構成例を示す回路図である。第１回路１０６は、第５Ｄ型フリップフロップＦＦ５、第６Ｄ型フリップフロップＦＦ６、第１セレクタＳＥＬ１を含む。第５Ｄ型フリップフロップＦＦ５は、そのＤ入力に第１データＤ１を受け、そのクロック入力に第１クロック信号ＣＫ１を受ける。第１セレクタＳＥＬ１の第１入力端子（１）には、第５Ｄ型フリップフロップＦＦ５の出力信号Ｄ１ａが入力され、第２入力端子（０）には、第６Ｄ型フリップフロップＦＦ６の出力信号Ｄ１ｂが入力され、タイミング信号Ｓ１に応じた一方を選択する。具体的にはタイミング信号Ｓ１がハイレベルのときに第５Ｄ型フリップフロップＦＦ５の出力Ｄ１ａを選択し、ローレベルのときに第６Ｄ型フリップフロップＦＦ６の出力Ｄ１ｂを選択する。第５Ｄ型フリップフロップＦＦ５は、そのデータ入力に第１セレクタＳＥＬ１の出力Ｄ１ｃを受け、そのクロック入力に第２クロック信号ＣＫ２を受ける。第６Ｄ型フリップフロップＦＦ６の出力信号Ｄ１ｂが、第２クロックドメイン６の第２組み合わせ回路１０に供給される。

図５は、第２回路１０８の構成例を示す回路図である。第２回路１０８は、第７Ｄ型フリップフロップＦＦ７、第８Ｄ型フリップフロップＦＦ８、第２セレクタＳＥＬ２を含む。

第２セレクタＳＥＬ２の第１入力端子（１）には、第２データＤ２が入力され、その第２入力端子（０）には、第７Ｄ型フリップフロップＦＦ７の出力信号Ｄ２ｂが入力され、タイミング信号Ｓ１に応じた一方を選択する。具体的にはタイミング信号Ｓ１がハイレベルのとき、第２データＤ２を選択し、ローレベルのとき第７Ｄ型フリップフロップＦＦ７の出力Ｄ２ｂを選択する。

第７Ｄ型フリップフロップＦＦ７は、そのデータ入力に第２セレクタＳＥＬ２の出力信号Ｄ２ａを受け、そのクロック入力に第２クロック信号ＣＫ２を受け、その出力が第２セレクタＳＥＬ２の第２入力端子（０）と接続される。第８Ｄ型フリップフロップＦＦ８は、そのＤ入力に第７Ｄ型フリップフロップＦＦ７の出力信号Ｄ２ｂを受け、そのクロック入力に第１クロック信号ＣＫ１を受ける。第８Ｄ型フリップフロップＦＦ８の出力Ｄ２ｃが、第１クロックドメイン４の第１組み合わせ回路８へ供給される。

以上が半導体集積回路２の構成である。続いてその動作を説明する。
図６は、半導体集積回路２のタイミング信号発生器１０２の動作波形図である。エッジ検出回路１１０により、第１クロック信号ＣＫ１のポジティブエッジごとにハイレベルとなるエッジ検出信号Ｓ２が生成される。遅延回路１１２は、エッジ検出信号Ｓ２を、Ｍサイクル（図６では２サイクル）遅延させ、第１クロック信号ＣＫ１のネガティブエッジの近傍にシフトすることにより、タイミング信号Ｓ１を生成する。遅延量τは、第１クロック信号ＣＫ１に対するセットアップ時間およびホールド時間の仕様を満たすように定めればよい。

図７は、半導体集積回路２の第１回路１０６の動作波形図である。第１回路１０６の第５Ｄ型フリップフロップＦＦ５には、第１クロック信号ＣＫ１のポジティブエッジをトリガとして、第１組み合わせ回路８からの第１データＤ１が取り込まれる。上述のように、タイミング信号発生器１０２は、第１クロック信号ＣＫ１のネガティブエッジ付近においてハイレベルとなるタイミング信号Ｓ１を生成する。そして第６Ｄ型フリップフロップＦＦ６には、タイミング信号Ｓ１がハイレベルとなるサイクルにおいて、第５Ｄ型フリップフロップＦＦ５からの第１データＤ１ａが取り込まれ、その出力Ｄ１ｂが更新される。

したがって、第１回路１０６によれば、十分なセットアップ時間Ｔｓと十分なホールド時間Ｔｈを確保した状態で、第１組み合わせ回路８からの第１データＤ１を、第２クロックＣＬＫ２と同期して第２組み合わせ回路１０へと受け渡すことができる。

図８は、半導体集積回路２の第２回路１０８の動作波形図である。第２回路１０８の第７Ｄ型フリップフロップＦＦ７には、タイミング信号Ｓ１がハイレベルとなるサイクルにおいて、第２組み合わせ回路１０からの第２データＤ２が取り込まれ、その出力Ｄ２ｂが更新される。上述のように、タイミング信号Ｓ１のハイレベル区間は、第１クロック信号ＣＫ１のネガティブエッジ付近に位置する。そして第８Ｄ型フリップフロップＦＦ８には、第１クロック信号ＣＫ１のポジティブエッジ（トリガエッジ）に応答して、第７Ｄ型フリップフロップＦＦ７の出力信号Ｄ２ｂが取り込まれる。

したがって、第２回路１０８によれば、十分なセットアップ時間Ｔｓと十分なホールド時間Ｔｈを確保した状態で、第２組み合わせ回路１０からの第２データＤ２を、第１クロックＣＬＫ１と同期して第１組み合わせ回路８へと受け渡すことができる。

以上が半導体集積回路２の動作である。

この半導体集積回路２の利点は、図１の半導体集積回路２ｒとの対比により明確となる。図１の半導体集積回路２ｒでは、データごと、ビットごとに、メタステーブル除去回路３０４および安定化回路３０６が必要であった。
これに対して実施の形態に係る半導体集積回路２によれば、複数のデータおよび／または複数のビットに共通のタイミング信号Ｓ１を生成することとし、このタイミング信号Ｓ１を、複数のデータ、複数のビットに分配することとした。そして、タイミング信号Ｓ１の生成過程においてメタステーブル対策および一致判定を行うかわりに、データごと、ビットごとの、メタステーブル対策、安定化の回路を省略することにより、回路規模を縮小することができる。かかる効果は、第１クロックドメイン４と第２クロックドメイン６の間で受け渡されるデータの個数、ビット幅が大きくほど顕著となる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図９は、第１変形例に係るタイミング信号発生器１０２ａの回路図である。タイミング信号発生器１０２ａは、メタステーブル除去回路１１４およびエッジ検出回路１１０ａを備える。メタステーブル除去回路１１４は、図３のそれと同じである。エッジ検出回路１１０ａは、第１クロック信号ＣＫ１ａの非トリガエッジ（ネガティブエッジ）を検出する。タイミング信号発生器１０２ａは、エッジ検出回路１１０ａの出力を、タイミング信号Ｓ１とする。

たとえばエッジ検出回路１１０ａは、第４Ｄ型フリップフロップＦＦ４およびＡＮＤゲート１２２を含む。第４Ｄ型フリップフロップＦＦ４は、そのＤ入力に第１クロック信号ＣＫ１ａを受け、そのクロック入力に第２クロック信号ＣＫ２を受ける。ＡＮＤゲート１２２は、第４Ｄ型フリップフロップＦＦ４の入力信号ＣＫ１ａの反転信号＃ＣＫ１ａと、第４Ｄ型フリップフロップＦＦ４の出力信号ＣＫ１ｂの論理積を生成する。ＡＮＤゲート１２２の出力は、第１クロック信号ＣＫ１ａのポジティブエッジから、第２クロック信号ＣＫ２の１サイクルの間、ハイレベルとなる。

このタイミング信号発生器１０２ａにより生成されたタイミング信号Ｓ１は、図３のタイミング信号発生器１０２により生成されるタイミング信号Ｓ１と同様に用いることができる。なおエッジ検出回路１１０ａの後段に、遅延回路を挿入してもよい。

（第２変形例）
実施の形態では、インタフェース回路１０４は、第１クロックドメイン４と第２クロックドメイン６の間で双方向でデータの送受信を行う場合を説明したが、いずれか一方向のみにデータを伝送してもよい。

（第３変形例）
実施の形態では、ポジティブエッジがトリガエッジとして使用されるシステムを説明したが、本発明は、ネガティブエッジがトリガエッジとして使用されるシステム、あるいはそれらが混在するシステムにも適用可能である。

（第４変形例）
実施の形態では、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２が非同期の場合を説明したが、それらは同期していてもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

２…半導体集積回路、４…第１クロックドメイン、６…第２クロックドメイン、８…第１組み合わせ回路、１０…第２組み合わせ回路、１００…クロック乗せ換え回路、１０２…タイミング信号発生器、１０４…インタフェース回路、１０６…第１回路、１０８…第２回路、１１０…エッジ検出回路、１１２…遅延回路、１１４…メタステーブル除去回路、１１６…第１バッファ、１１８…第２バッファ、１２０，１２２…ＡＮＤゲート、ＦＦ１…第１Ｄ型フリップフロップ、ＦＦ２…第２Ｄ型フリップフロップ、ＦＦ３…第３Ｄ型フリップフロップ、ＦＦ４…第４Ｄ型フリップフロップ、ＦＦ５…第５Ｄ型フリップフロップ、ＦＦ６…第６Ｄ型フリップフロップ、ＦＦ７…第７Ｄ型フリップフロップ、ＦＦ８…第８Ｄ型フリップフロップ、ＳＥＬ１…第１セレクタ、ＳＥＬ２…第２セレクタ、ＣＫ１…第１クロック信号、ＣＫ２…第２クロック信号、Ｓ１…タイミング信号、Ｓ２…エッジ検出信号。

Claims (9)

1. 第１周波数の第１クロック信号と同期する第１クロックドメインと、前記第１周波数より高い第２周波数の第２クロック信号と同期する第２クロックドメインの間でデータを受け渡すクロック乗せ換え回路であって、
   前記第１クロック信号および前記第２クロック信号を利用してタイミング信号を生成するタイミング信号発生器であって、前記タイミング信号のエッジは、前記第１クロック信号のポジティブエッジおよびネガティブエッジのうち、前記第１クロックドメインにおけるデータを変化のトリガとならないエッジである非トリガエッジの近傍に位置する、タイミング信号発生器と、
   少なくとも前記タイミング信号を利用して、前記第１クロックドメインと前記第２クロックドメインの間で、データの受け渡しを行うインタフェース回路と、
   を備え、
   前記インタフェース回路は、前記第２クロックドメインから前記第１クロックドメインに第２データを受け渡す第２回路を含み、
   前記第２回路は、
   前記第２データを受ける第１入力端子と、第２入力端子と、を有し、前記タイミング信号に応じた一方を選択する第２セレクタと、
   そのデータ入力に前記第２セレクタの出力信号を受け、そのクロック入力に前記第２クロック信号を受け、その出力が前記第２セレクタの前記第２入力端子と接続された第７Ｄ型フリップフロップと、
   そのＤ入力に前記第７Ｄ型フリップフロップの出力信号を受け、そのクロック入力に前記第１クロック信号を受ける第８Ｄ型フリップフロップと、
   を含むことを特徴とするクロック乗せ換え回路。
2. 前記タイミング信号発生器は、
   前記第１クロック信号のポジティブエッジおよびネガティブエッジのうち、前記第１クロックドメインにおけるデータを変化のトリガとなる一方であるトリガエッジを検出するエッジ検出回路と、
   前記エッジ検出回路の出力を、前記第１クロック信号の周期の実質的に１／２遅延させ、前記タイミング信号を出力する遅延回路と、
   を含むことを特徴とする請求項１に記載のクロック乗せ換え回路。
3. 前記タイミング信号発生器は、前記第１クロック信号のポジティブエッジおよびネガティブエッジのうち前記非トリガエッジを検出するエッジ検出回路を含み、前記エッジ検出回路の出力をタイミング信号とすることを特徴とする請求項１に記載のクロック乗せ換え回路。
4. 前記タイミング信号発生器は、前記エッジ検出回路の前段に直列に接続された複数の第１Ｄ型フリップフロップを含み、
   前記第１Ｄ型フリップフロップはそれぞれ、そのＤ入力に前記第１クロック信号を受け、そのクロック入力に前記第２クロック信号を受けることを特徴とする請求項２または３に記載のクロック乗せ換え回路。
5. 前記エッジ検出回路は、
   そのＤ入力に前記第１クロック信号を受け、そのクロック入力に前記第２クロック信号を受ける第２Ｄ型フリップフロップと、
   前記第２Ｄ型フリップフロップの入力信号と、前記第２Ｄ型フリップフロップの出力信号の反転信号の論理積を生成するＡＮＤゲートと、
   を含むことを特徴とする請求項２に記載のクロック乗せ換え回路。
6. 前記遅延回路は、直列に接続された少なくともひとつの第３Ｄ型フリップフロップを含むことを特徴とする請求項２または５に記載のクロック乗せ換え回路。
7. 前記エッジ検出回路は、
   そのＤ入力に前記第１クロック信号を受け、そのクロック入力に前記第２クロック信号を受ける第４Ｄ型フリップフロップと、
   前記第４Ｄ型フリップフロップの入力信号の反転信号と、前記第４Ｄ型フリップフロップの出力信号の論理積を生成するＡＮＤゲートと、
   を含むことを特徴とする請求項３に記載のクロック乗せ換え回路。
8. 前記インタフェース回路は、前記第１クロックドメインから前記第２クロックドメインに第１データを受け渡す第１回路を含み、
   前記第１回路は、
   そのＤ入力に前記第１データを受け、そのクロック入力に前記第１クロック信号を受ける第５Ｄ型フリップフロップと、
   前記第５Ｄ型フリップフロップの出力信号が入力される第１入力端子と、第２入力端子と、を有し、前記タイミング信号に応じた一方を選択する第１セレクタと、
   そのデータ入力に前記第１セレクタの出力信号を受け、そのクロック入力に前記第２クロック信号を受け、その出力が前記第１セレクタの前記第２入力端子と接続された第６Ｄ型フリップフロップと、
   を含むことを特徴とする請求項１から７のいずれかに記載のクロック乗せ換え回路。
9. 前記第１クロック信号と同期して動作する第１組み合わせ回路と、
   前記第２クロック信号と同期して動作する第２組み合わせ回路と、
   前記第１組み合わせ回路と前記第２組み合わせ回路の間に設けられる請求項１から８のいずれかに記載のクロック乗せ換え回路と、
   を備えることを特徴とする半導体集積回路。

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