JPH07263453A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH07263453A JPH07263453A JP6054299A JP5429994A JPH07263453A JP H07263453 A JPH07263453 A JP H07263453A JP 6054299 A JP6054299 A JP 6054299A JP 5429994 A JP5429994 A JP 5429994A JP H07263453 A JPH07263453 A JP H07263453A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor
- film
- gettering
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 229910052751 metal Inorganic materials 0.000 claims abstract description 110
- 239000002184 metal Substances 0.000 claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 107
- 238000005247 gettering Methods 0.000 claims abstract description 101
- 238000000034 method Methods 0.000 claims abstract description 64
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 38
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052796 boron Inorganic materials 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims description 89
- 229910052802 copper Inorganic materials 0.000 claims description 21
- 238000005498 polishing Methods 0.000 claims description 18
- 229910052759 nickel Inorganic materials 0.000 claims description 17
- 229910052737 gold Inorganic materials 0.000 claims description 15
- 229910052709 silver Inorganic materials 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 239000011574 phosphorus Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229910052742 iron Inorganic materials 0.000 claims description 9
- 230000000737 periodic effect Effects 0.000 claims description 8
- 238000004806 packaging method and process Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 47
- 229910052710 silicon Inorganic materials 0.000 abstract description 47
- 239000010703 silicon Substances 0.000 abstract description 47
- 230000015572 biosynthetic process Effects 0.000 abstract description 25
- 239000003990 capacitor Substances 0.000 abstract description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 3
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 92
- 239000010410 layer Substances 0.000 description 56
- 238000010438 heat treatment Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 9
- 230000007774 longterm Effects 0.000 description 8
- 238000002161 passivation Methods 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000012360 testing method Methods 0.000 description 7
- 238000011109 contamination Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000012858 packaging process Methods 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 4
- 238000001556 precipitation Methods 0.000 description 4
- 238000005245 sintering Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 229910001385 heavy metal Inorganic materials 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000036962 time dependent Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003344 environmental pollutant Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 230000005524 hole trap Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 231100000719 pollutant Toxicity 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/913—Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【構成】 シリコン基板１０１と、前記シリコン基板表
面側に形成された素子、例えば、ゲート電極１１０や金
属配線１１５と、前記基板裏面側に形成された非晶質シ
リコン膜１０２とを備えた半導体装置。 【効果】 ６００℃以下の低温プロセス、また、素子の
長期信頼性を確保するための高速加速試験においても、
電気特性の劣化を抑えることができる。
面側に形成された素子、例えば、ゲート電極１１０や金
属配線１１５と、前記基板裏面側に形成された非晶質シ
リコン膜１０２とを備えた半導体装置。 【効果】 ６００℃以下の低温プロセス、また、素子の
長期信頼性を確保するための高速加速試験においても、
電気特性の劣化を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特に素子形成領域への汚染物質の混入
を防ぐ半導体装置及びその製造方法に関する。
造方法に係わり、特に素子形成領域への汚染物質の混入
を防ぐ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置は集積化が進んでお
り、その信頼性向上のために、被処理基板表面の素子形
成領域内部に取り込まれた重金属、軽金属等の金属不純
物に対しては、製造プロセス中にゲッタリング等の手法
を用いて、効果的に除去する必要がある。また、一旦ゲ
ッタリング層中に捕獲した金属不純物に対しては、続く
後熱処理工程でもゲッタリング層からの再放出を抑え、
装置の長期信頼性を確保するためにも、素子活性層中へ
の金属不純物の侵入を長期間抑える必要がある。
り、その信頼性向上のために、被処理基板表面の素子形
成領域内部に取り込まれた重金属、軽金属等の金属不純
物に対しては、製造プロセス中にゲッタリング等の手法
を用いて、効果的に除去する必要がある。また、一旦ゲ
ッタリング層中に捕獲した金属不純物に対しては、続く
後熱処理工程でもゲッタリング層からの再放出を抑え、
装置の長期信頼性を確保するためにも、素子活性層中へ
の金属不純物の侵入を長期間抑える必要がある。
【０００３】即ち、半導体装置の製造工程中、あるいは
半導体装置の長期常用中（試験的には高温加速試験中）
に半導体基板内部に侵入した金属不純物は電子、正孔の
トラップ中心を形成し、ｐｎ接合のリーク電流の原因と
なり、さらには半導体素子の電気特性を劣化させる。例
えば、シリコン基板内部の素子形成領域に、Ｆｅ、Ｃ
ｕ、Ｎｉ、Ａｕ等の重金属が導入されるとＭＯＳライフ
タイムの低下、ｐｎジャンクションリークの増大、ＤＲ
ＡＭのメモリホールディング時間が短くなる等の問題が
ある。また、ゲート酸化膜中及びシリコン基板との界面
に侵入した金属不純物は酸化膜の絶縁耐圧やリーク電流
等の電気特性の劣化及び欠陥密度の増大の原因となるこ
とが報告されている。特に、ＥＥＰＲＯＭ等の不揮発性
メモリにおいては、１０10ａｔｏｍｓ／ｃｍ2 以下の微
量な金属不純物においても、トンネル酸化膜の信頼性に
悪影響を及ぼす。
半導体装置の長期常用中（試験的には高温加速試験中）
に半導体基板内部に侵入した金属不純物は電子、正孔の
トラップ中心を形成し、ｐｎ接合のリーク電流の原因と
なり、さらには半導体素子の電気特性を劣化させる。例
えば、シリコン基板内部の素子形成領域に、Ｆｅ、Ｃ
ｕ、Ｎｉ、Ａｕ等の重金属が導入されるとＭＯＳライフ
タイムの低下、ｐｎジャンクションリークの増大、ＤＲ
ＡＭのメモリホールディング時間が短くなる等の問題が
ある。また、ゲート酸化膜中及びシリコン基板との界面
に侵入した金属不純物は酸化膜の絶縁耐圧やリーク電流
等の電気特性の劣化及び欠陥密度の増大の原因となるこ
とが報告されている。特に、ＥＥＰＲＯＭ等の不揮発性
メモリにおいては、１０10ａｔｏｍｓ／ｃｍ2 以下の微
量な金属不純物においても、トンネル酸化膜の信頼性に
悪影響を及ぼす。
【０００４】このように金属不純物は、素子の電気特性
の劣化を引き起こし、特にＵＳＬＩの生産においては少
量の汚染でも素子特性が劣化、変動するため、生産歩留
まり、また長期信頼性を劣化させる大きな原因となって
いる。
の劣化を引き起こし、特にＵＳＬＩの生産においては少
量の汚染でも素子特性が劣化、変動するため、生産歩留
まり、また長期信頼性を劣化させる大きな原因となって
いる。
【０００５】通常、このような重金属等の汚染物質は、
素子形成領域からエッチングまたはゲッタリングにより
除去する方法が取られている。ウエットあるいはドライ
エッチングによる不純物除去方法は、被処理基板表面の
不純物に関しては基板をエッチングすることなしに除去
できるが、一度、被処理基板中に拡散した微量な不純物
に関しては効果的に除去することはできない。
素子形成領域からエッチングまたはゲッタリングにより
除去する方法が取られている。ウエットあるいはドライ
エッチングによる不純物除去方法は、被処理基板表面の
不純物に関しては基板をエッチングすることなしに除去
できるが、一度、被処理基板中に拡散した微量な不純物
に関しては効果的に除去することはできない。
【０００６】一方、基板のエッチングを必要としないゲ
ッタリングによる不純物除去方法は大きく二つに分けら
れ、イントリンシックゲッタリング、（ＩＧ）とエクス
トリンシックゲッタリング（ＥＧ）がある。
ッタリングによる不純物除去方法は大きく二つに分けら
れ、イントリンシックゲッタリング、（ＩＧ）とエクス
トリンシックゲッタリング（ＥＧ）がある。
【０００７】ＩＧはウエハ内部の不純物である酸素が必
要であり、酸素析出物（バルクマイクロディフェクト：
ＢＭＤ）形成のための熱処理が重要な意味を持ってい
る。つまり、最適な析出状態を作り出すため、低温から
高温までのすべての熱プロセスにおけるウエハの熱履歴
管理が必要になり、ウエハの転位強度との兼ね合いか
ら、高度の技術が必要になる。さらに根本的な問題とし
て、ＩＧはシリコン基板中に過飽和に存在する金属不純
物を高温状態から低温状態に冷却する工程において、Ｂ
ＭＤ近傍に析出させているだけであるので、５００〜１
０００℃程度の高温状態では、金属不純物の固溶限とも
関係するがほとんどゲッタリング効果はなく、冷却時に
おいても素子形成領域への析出を抑制し、選択的にＢＭ
Ｄ近傍のみに金属不純物を析出させることはできない。
要であり、酸素析出物（バルクマイクロディフェクト：
ＢＭＤ）形成のための熱処理が重要な意味を持ってい
る。つまり、最適な析出状態を作り出すため、低温から
高温までのすべての熱プロセスにおけるウエハの熱履歴
管理が必要になり、ウエハの転位強度との兼ね合いか
ら、高度の技術が必要になる。さらに根本的な問題とし
て、ＩＧはシリコン基板中に過飽和に存在する金属不純
物を高温状態から低温状態に冷却する工程において、Ｂ
ＭＤ近傍に析出させているだけであるので、５００〜１
０００℃程度の高温状態では、金属不純物の固溶限とも
関係するがほとんどゲッタリング効果はなく、冷却時に
おいても素子形成領域への析出を抑制し、選択的にＢＭ
Ｄ近傍のみに金属不純物を析出させることはできない。
【０００８】一方、代表的なＥＧにはリンゲッタリン
グ、ウエハ裏面ポリシリコンゲッタリング（バックサイ
ドポリ：ＢＳＰ）等がある。リンゲッタリングはウエハ
裏面からリンを拡散させ、金属不純物を素子形成領域か
ら、高濃度のリン拡散層に選択的に析出させて取り除く
方法である。リンゲッタリングを行うには、例えばＰＯ
Ｃｌ3 を原料ガスとして用いるが、高濃度のリン拡散層
を形成するためには固溶限の問題からシリコン基板に対
して８００℃より高温の熱処理プロセスが必要である。
したがって、リンゲッタリングは８００℃より高温の熱
処理が行えるプロセスでは有効な手法であるが、８００
℃以下の熱処理しか許されない低温プロセスではリンゲ
ッタリングは採用できない。
グ、ウエハ裏面ポリシリコンゲッタリング（バックサイ
ドポリ：ＢＳＰ）等がある。リンゲッタリングはウエハ
裏面からリンを拡散させ、金属不純物を素子形成領域か
ら、高濃度のリン拡散層に選択的に析出させて取り除く
方法である。リンゲッタリングを行うには、例えばＰＯ
Ｃｌ3 を原料ガスとして用いるが、高濃度のリン拡散層
を形成するためには固溶限の問題からシリコン基板に対
して８００℃より高温の熱処理プロセスが必要である。
したがって、リンゲッタリングは８００℃より高温の熱
処理が行えるプロセスでは有効な手法であるが、８００
℃以下の熱処理しか許されない低温プロセスではリンゲ
ッタリングは採用できない。
【０００９】ＢＳＰゲッタリングはウエハの裏面にポリ
シリコン膜を堆積させ、そのポリシリコンの粒界に金属
不純物を析出させる方法である。この方法はシリコン基
板の裏面側にポリシリコンを堆積させておけば、プロセ
スの最初の工程からゲッタリングできるが、ＩＧと同様
に、汚染量の問題はあるが６００℃より高い高温プロセ
スではほとんどゲッタリング効果が見られない。さら
に、Ｃｕ、Ｎｉ等のシリコン基板内での拡散係数が大き
い金属不純物は、ＩＧと同様に、約７００℃以上の高温
状態から室温の状態までウエハを冷却する過程中にポリ
シリコンの粒界に析出する。しかし、この析出した金属
不純物は、再びシリコン基板の温度を上げることによっ
てゲッタリングサイトから再放出される。
シリコン膜を堆積させ、そのポリシリコンの粒界に金属
不純物を析出させる方法である。この方法はシリコン基
板の裏面側にポリシリコンを堆積させておけば、プロセ
スの最初の工程からゲッタリングできるが、ＩＧと同様
に、汚染量の問題はあるが６００℃より高い高温プロセ
スではほとんどゲッタリング効果が見られない。さら
に、Ｃｕ、Ｎｉ等のシリコン基板内での拡散係数が大き
い金属不純物は、ＩＧと同様に、約７００℃以上の高温
状態から室温の状態までウエハを冷却する過程中にポリ
シリコンの粒界に析出する。しかし、この析出した金属
不純物は、再びシリコン基板の温度を上げることによっ
てゲッタリングサイトから再放出される。
【００１０】金属不純物のゲッタリングサイトでの熱的
安定性を各種ゲッタリング方法で比較すると、ＩＧやＢ
ＳＰゲッタリングはリンゲッタリングのようなリンと金
属不純物との相互作用が期待できるゲッタリング手法に
比べて、金属不純物の熱安定性が低い。つまり、ＩＧや
ＢＳＰゲッタリングは７００℃以上の高温状態から室温
の状態までウエハを管理制御された速度で冷却し、ＢＭ
Ｄ近傍やポリシリコン粒界に金属不純物を捕獲したとし
ても、その後の高温熱処理でゲッタリングサイトから再
放出するため、素子形成領域に再度悪影響を及ぼす。つ
まり、ＩＧやＢＳＰゲッタリングは単に、金属不純物の
捕獲と放出の繰り返しを行っているにすぎない。
安定性を各種ゲッタリング方法で比較すると、ＩＧやＢ
ＳＰゲッタリングはリンゲッタリングのようなリンと金
属不純物との相互作用が期待できるゲッタリング手法に
比べて、金属不純物の熱安定性が低い。つまり、ＩＧや
ＢＳＰゲッタリングは７００℃以上の高温状態から室温
の状態までウエハを管理制御された速度で冷却し、ＢＭ
Ｄ近傍やポリシリコン粒界に金属不純物を捕獲したとし
ても、その後の高温熱処理でゲッタリングサイトから再
放出するため、素子形成領域に再度悪影響を及ぼす。つ
まり、ＩＧやＢＳＰゲッタリングは単に、金属不純物の
捕獲と放出の繰り返しを行っているにすぎない。
【００１１】プロセスサイドからゲッタリングを考える
と、低融点金属、例えばアルミニウムの金属配線形成工
程後は６００℃より高い温度での高温熱処理工程が行え
ないため、素子形成領域中の金属不純物を、シリコン基
板の裏面側に選択的に除去するようなリンゲッタリング
は金属配線形成工程前に行う必要がある。さらに、半導
体の高集積化に伴い、プロセス温度の低温化が進む中
で、８００℃以上の熱処理が必要なリンゲッタリングは
プロセスとの整合性の問題から今後は使用できなくな
る。
と、低融点金属、例えばアルミニウムの金属配線形成工
程後は６００℃より高い温度での高温熱処理工程が行え
ないため、素子形成領域中の金属不純物を、シリコン基
板の裏面側に選択的に除去するようなリンゲッタリング
は金属配線形成工程前に行う必要がある。さらに、半導
体の高集積化に伴い、プロセス温度の低温化が進む中
で、８００℃以上の熱処理が必要なリンゲッタリングは
プロセスとの整合性の問題から今後は使用できなくな
る。
【００１２】また、ＩＧやＢＳＰゲッタリングは前述の
ように、シリコン基板の高温状態から室温状態までの冷
却工程中に、シリコン基板内の大部分の金属不純物を捕
獲する。しかし、金属配線形成後の４００℃近傍で行う
シンターアニール、３００〜４５０℃近傍で行う層間絶
縁膜、あるいはパッシベーション膜等の成膜プロセスに
おいて、捕獲された金属不純物が再放出される。特に、
シリコン中での拡散係数の大きいＣｕ、Ｎｉ、Ａｇ、Ａ
ｕ、Ｆｅ等、中でもＣｕ、Ｎｉは、そのような低温プロ
セスにおいても素子形成領域に影響を及ぼす。
ように、シリコン基板の高温状態から室温状態までの冷
却工程中に、シリコン基板内の大部分の金属不純物を捕
獲する。しかし、金属配線形成後の４００℃近傍で行う
シンターアニール、３００〜４５０℃近傍で行う層間絶
縁膜、あるいはパッシベーション膜等の成膜プロセスに
おいて、捕獲された金属不純物が再放出される。特に、
シリコン中での拡散係数の大きいＣｕ、Ｎｉ、Ａｇ、Ａ
ｕ、Ｆｅ等、中でもＣｕ、Ｎｉは、そのような低温プロ
セスにおいても素子形成領域に影響を及ぼす。
【００１３】また、ダイシング工程後のウエハボンディ
ング、ワイヤーボンディング工程等の最終工程であるパ
ッケージング工程が終わった半導体、即ち、製品状態で
のデバイス特性を評価する際、高温保持特性等の長期信
頼性では、１００〜３００℃の比較的高い温度にて高温
加速実験が行われる。このようなデバイス特性の評価段
階でも、素子活性層に近いＩＧ層に捕獲された金属不純
物は、例えばポーズタイムの変動等の悪影響を及ぼす。
ング、ワイヤーボンディング工程等の最終工程であるパ
ッケージング工程が終わった半導体、即ち、製品状態で
のデバイス特性を評価する際、高温保持特性等の長期信
頼性では、１００〜３００℃の比較的高い温度にて高温
加速実験が行われる。このようなデバイス特性の評価段
階でも、素子活性層に近いＩＧ層に捕獲された金属不純
物は、例えばポーズタイムの変動等の悪影響を及ぼす。
【００１４】以上述べたように、半導体装置の高い信頼
性を得るためには、現状の製造プロセス、特に金属配線
形成工程の前後における５００℃以下の低温プロセスを
用いた半導体装置の形成において、十分なＩＧ、ＥＧ等
のゲッタリング方法はなかった。
性を得るためには、現状の製造プロセス、特に金属配線
形成工程の前後における５００℃以下の低温プロセスを
用いた半導体装置の形成において、十分なＩＧ、ＥＧ等
のゲッタリング方法はなかった。
【００１５】
【発明が解決しようとする課題】このように、基板中の
素子形成領域に取り込まれた金属汚染は、素子の電気特
性の劣化を引き起こし、信頼性を低下させる大きな問題
となっている。本発明は上記実情を鑑みて為されたもの
であり、その目的とするところは、高温熱工程が使えな
い金属配線形成工程後の５００℃程度以下の低温プロセ
スにおいても、従来のＩＧ、ＢＳＰゲッタリングに比べ
て熱安定性が高く（高温時に再放出する金属不純物量を
ＩＧ、ＢＳＰゲッタリングよりも抑える）、さらにゲッ
タリングサイトの容量をＢＳＰゲッタリングよりも格段
に高めた半導体装置の製造方法を提供することにある。
さらに、長期信頼性を確保するための高温加速試験にお
いても、金属不純物の素子形成領域への侵入、それに伴
う電気特性の劣化を抑えるための特別な半導体装置の構
造を提供することにある。
素子形成領域に取り込まれた金属汚染は、素子の電気特
性の劣化を引き起こし、信頼性を低下させる大きな問題
となっている。本発明は上記実情を鑑みて為されたもの
であり、その目的とするところは、高温熱工程が使えな
い金属配線形成工程後の５００℃程度以下の低温プロセ
スにおいても、従来のＩＧ、ＢＳＰゲッタリングに比べ
て熱安定性が高く（高温時に再放出する金属不純物量を
ＩＧ、ＢＳＰゲッタリングよりも抑える）、さらにゲッ
タリングサイトの容量をＢＳＰゲッタリングよりも格段
に高めた半導体装置の製造方法を提供することにある。
さらに、長期信頼性を確保するための高温加速試験にお
いても、金属不純物の素子形成領域への侵入、それに伴
う電気特性の劣化を抑えるための特別な半導体装置の構
造を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に本発明の第１では、半導体基板と、この半導体基板の
表面側に形成され、金属からなる電極配線が配設された
素子と、前記半導体基板の裏面側に形成された非晶質半
導体膜とを備えた半導体装置を提供する。
に本発明の第１では、半導体基板と、この半導体基板の
表面側に形成され、金属からなる電極配線が配設された
素子と、前記半導体基板の裏面側に形成された非晶質半
導体膜とを備えた半導体装置を提供する。
【００１７】望ましくは、前記半導体基板は、チップと
してその裏面側がフレームにボンディングされたり、前
記半導体基板内の金属不純物を取り除くためのゲッタリ
ング層であったりすることである。
してその裏面側がフレームにボンディングされたり、前
記半導体基板内の金属不純物を取り除くためのゲッタリ
ング層であったりすることである。
【００１８】また、前記金属不純物には、Ｃｕ、Ｎｉ、
Ａｇ、Ａｕ、Ｆｅ、特にＣｕ、Ｎｉの少なくとも一元素
が含まれていることが好ましい。また、望ましくは、前
記非晶質半導体膜は、半導体基板の裏面に直接接して形
成されたり、裏面全面あるいは少なくとも一部の領域に
形成されたりすることである。
Ａｇ、Ａｕ、Ｆｅ、特にＣｕ、Ｎｉの少なくとも一元素
が含まれていることが好ましい。また、望ましくは、前
記非晶質半導体膜は、半導体基板の裏面に直接接して形
成されたり、裏面全面あるいは少なくとも一部の領域に
形成されたりすることである。
【００１９】また、前記非晶質半導体膜には、周期律表
III 族またはV 族に属する不純物元素、特にボロンまた
はリンが含有されていることが好ましい。また、前記非
晶質半導体膜は非晶質シリコン膜であることが好まし
い。
III 族またはV 族に属する不純物元素、特にボロンまた
はリンが含有されていることが好ましい。また、前記非
晶質半導体膜は非晶質シリコン膜であることが好まし
い。
【００２０】また、前記金属からなる電極配線は、Ａ
ｌ、Ｃｕ、Ａｇ、Ａｕのうち少なくとも一つを主成分と
するものであることが好ましい。また、本発明の第２で
は、半導体基板の表面側に金属からなる電極配線が配設
された素子を形成する工程と、前記素子が形成された半
導体基板の裏面側に非晶質半導体膜を形成する工程とを
有する半導体装置の製造方法を提供する。
ｌ、Ｃｕ、Ａｇ、Ａｕのうち少なくとも一つを主成分と
するものであることが好ましい。また、本発明の第２で
は、半導体基板の表面側に金属からなる電極配線が配設
された素子を形成する工程と、前記素子が形成された半
導体基板の裏面側に非晶質半導体膜を形成する工程とを
有する半導体装置の製造方法を提供する。
【００２１】望ましくは、前記非晶質半導体膜を形成す
る工程を、前記半導体基板をパッケージングする工程前
で、かつ前記半導体基板の裏面側をポリッシングする工
程後に行うことである。
る工程を、前記半導体基板をパッケージングする工程前
で、かつ前記半導体基板の裏面側をポリッシングする工
程後に行うことである。
【００２２】また、前記素子を形成する工程を前記ポリ
ッシングする工程前に行うことが好ましい。また、本発
明の第３では、半導体基板の表面側に素子を形成する工
程と、前記素子が形成された半導体基板の裏面側に非晶
質半導体膜を形成する工程と、前記非晶質半導体膜が裏
面側に形成された状態で、前記半導体基板の表面側に前
記素子に配設される金属からなる電極配線を形成する工
程とを有する半導体装置の製造方法を提供する。
ッシングする工程前に行うことが好ましい。また、本発
明の第３では、半導体基板の表面側に素子を形成する工
程と、前記素子が形成された半導体基板の裏面側に非晶
質半導体膜を形成する工程と、前記非晶質半導体膜が裏
面側に形成された状態で、前記半導体基板の表面側に前
記素子に配設される金属からなる電極配線を形成する工
程とを有する半導体装置の製造方法を提供する。
【００２３】望ましくは、前記非晶質半導体膜を形成す
る工程を、前記半導体基板をパッケージングする工程前
で、かつ前記半導体基板の裏面側をポリッシングする工
程後に行う。なお、このポリッシングする工程は、前記
半導体基板の裏面側に形成された多結晶半導体膜をポリ
ッシングする工程であることが好ましい。
る工程を、前記半導体基板をパッケージングする工程前
で、かつ前記半導体基板の裏面側をポリッシングする工
程後に行う。なお、このポリッシングする工程は、前記
半導体基板の裏面側に形成された多結晶半導体膜をポリ
ッシングする工程であることが好ましい。
【００２４】また、前記多結晶半導体膜は多結晶シリコ
ン膜で、前記半導体基板内の不純物を取り除くためのゲ
ッタリング層であることが好ましい。また、望ましく
は、前記非晶質半導体膜を形成する工程以降を、この半
導体膜の非晶質性が維持される温度に制御することであ
る。特に、前記非晶質半導体膜は非晶質シリコン膜であ
り、この非晶質シリコン膜を形成する工程以降を、６０
０℃以下の温度に制御することが好ましい。
ン膜で、前記半導体基板内の不純物を取り除くためのゲ
ッタリング層であることが好ましい。また、望ましく
は、前記非晶質半導体膜を形成する工程以降を、この半
導体膜の非晶質性が維持される温度に制御することであ
る。特に、前記非晶質半導体膜は非晶質シリコン膜であ
り、この非晶質シリコン膜を形成する工程以降を、６０
０℃以下の温度に制御することが好ましい。
【００２５】また、前記制御された温度で、金属不純物
のゲッタリングを行うことが好ましい。また、前記金属
不純物には、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆｅ、特にＣ
ｕ、Ｎｉの少なくとも一元素が含まれていることが好ま
しい。
のゲッタリングを行うことが好ましい。また、前記金属
不純物には、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆｅ、特にＣ
ｕ、Ｎｉの少なくとも一元素が含まれていることが好ま
しい。
【００２６】また、前記非晶質半導体膜に周期律表III
族またはV 族に属する不純物元素、特にボロンまたはリ
ンを含有せしめることが好ましい。また、前記金属から
なる電極配線は、Ａｌ、Ｃｕ、Ａｇ、Ａｕのうち少なく
とも一つを主成分とするものであることが好ましい。な
お、本発明のおいて電極配線とは、電極又は配線又はそ
の両方を指す。
族またはV 族に属する不純物元素、特にボロンまたはリ
ンを含有せしめることが好ましい。また、前記金属から
なる電極配線は、Ａｌ、Ｃｕ、Ａｇ、Ａｕのうち少なく
とも一つを主成分とするものであることが好ましい。な
お、本発明のおいて電極配線とは、電極又は配線又はそ
の両方を指す。
【００２７】
【作用】本発明によれば、従来のＩＧやＥＧよりも金属
不純物のゲッタリング効果が高く、かつゲッタリングサ
イトの容量が多い、アモルファス（非晶質）シリコン膜
（ゲッタリング層）を素子が形成されたシリコン基板
（半導体装置）の裏面側に形成してあるので、ＩＧ層の
ＢＭＤ近傍に析出している金属不純物を長期信頼性評価
である１００〜３００℃の高温加速試験中でも基板裏面
のゲッタリング層に捕獲できるため、素子形成領域へ金
属不純物が侵入する量を低減できる。即ち、本発明は、
アモルファス構造においては、金属不純物の析出サイト
がＩＧやＢＳＰゲッタリングよりも著しく増しているこ
とに注目してなされたものである。
不純物のゲッタリング効果が高く、かつゲッタリングサ
イトの容量が多い、アモルファス（非晶質）シリコン膜
（ゲッタリング層）を素子が形成されたシリコン基板
（半導体装置）の裏面側に形成してあるので、ＩＧ層の
ＢＭＤ近傍に析出している金属不純物を長期信頼性評価
である１００〜３００℃の高温加速試験中でも基板裏面
のゲッタリング層に捕獲できるため、素子形成領域へ金
属不純物が侵入する量を低減できる。即ち、本発明は、
アモルファス構造においては、金属不純物の析出サイト
がＩＧやＢＳＰゲッタリングよりも著しく増しているこ
とに注目してなされたものである。
【００２８】また、不純物としてボロン等を添加した場
合、周期律表III 族またはV 族に属する不純物元素、特
にボロン等の不純物元素と、シリコン等の半導体基板中
における拡散係数が大きなＣｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆ
ｅ等の金属不純物との間には、アモルファス構造におい
て化学的な相互作用があるため、ＩＧやＢＳＰゲッタリ
ングよりも熱安定性が高い。このため、ゲッタリング層
からの金属不純物の再放出を抑えることができる。
合、周期律表III 族またはV 族に属する不純物元素、特
にボロン等の不純物元素と、シリコン等の半導体基板中
における拡散係数が大きなＣｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆ
ｅ等の金属不純物との間には、アモルファス構造におい
て化学的な相互作用があるため、ＩＧやＢＳＰゲッタリ
ングよりも熱安定性が高い。このため、ゲッタリング層
からの金属不純物の再放出を抑えることができる。
【００２９】したがって、金属からなる電極配線形成後
にゲッタリング層を形成した場合には、４００℃近傍で
行う上記金属等のシンターアニール、３００〜４５０℃
近傍で行う層間絶縁膜あるいはパッシベーション膜等の
成膜プロセスにおいても、基板内外の金属不純物をゲッ
タリング層に捕獲でき、一旦ゲッタリング層に捕獲した
拡散係数が大きいＣｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆｅ等、特
にＣｕ、Ｎｉの金属不純物（これらの金属不純物は基板
の表面側に形成される金属電極配線が汚染源となること
もある）であっても、ＩＧやＢＳＰゲッタリングに比べ
て、素子形成領域への再放出量を抑えることができる。
にゲッタリング層を形成した場合には、４００℃近傍で
行う上記金属等のシンターアニール、３００〜４５０℃
近傍で行う層間絶縁膜あるいはパッシベーション膜等の
成膜プロセスにおいても、基板内外の金属不純物をゲッ
タリング層に捕獲でき、一旦ゲッタリング層に捕獲した
拡散係数が大きいＣｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆｅ等、特
にＣｕ、Ｎｉの金属不純物（これらの金属不純物は基板
の表面側に形成される金属電極配線が汚染源となること
もある）であっても、ＩＧやＢＳＰゲッタリングに比べ
て、素子形成領域への再放出量を抑えることができる。
【００３０】また、ゲッタリング層として、ボロン添加
アモルファスシリコン膜を金属からなる電極配線形成
前、特に直前に、シリコン基板の裏面側に形成する場合
には、上記した効果が得られる他に、低融点金属、例え
ばＡｌ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕ、ＡｇまたはＡｕ等の
金属配線をスパッタ法やＣＶＤ法にて形成する際、基板
の裏面、裏面の縁等に付着した金属不純物をその後の熱
処理の際に基板内に取り込まれないように防止できる。
アモルファスシリコン膜を金属からなる電極配線形成
前、特に直前に、シリコン基板の裏面側に形成する場合
には、上記した効果が得られる他に、低融点金属、例え
ばＡｌ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕ、ＡｇまたはＡｕ等の
金属配線をスパッタ法やＣＶＤ法にて形成する際、基板
の裏面、裏面の縁等に付着した金属不純物をその後の熱
処理の際に基板内に取り込まれないように防止できる。
【００３１】また、素子形成領域表面をパッシベーショ
ン膜等で覆うなどして、シリコン基板の裏面側をポリッ
シングして薄膜化した後に、ボロン等を添加したアモル
ファスシリコン膜のゲッタリング層を上記シリコン基板
の裏面側に形成することにより、ポリッシング工程時等
に基板中に混入したり、あるいはまた既に基板中に存在
していた金属不純物を上記ゲッタリング層により基板か
らゲッタリング除去することが可能である。さらに上記
基板をチップとして、その裏面をフレームにボンディン
グする工程やワイヤーボンディング工程等のパッケージ
ング工程において低温熱処理を行っても、上記ゲッタリ
ングでアモルファスシリコン膜中に捕獲した金属不純物
をポリッシング工程で薄膜化したシリコン基板の内部に
拡散させない。即ち、ポリッシング工程により薄膜化さ
れたシリコン基板では、基板裏面側から素子の形成され
る表面側までの拡散距離が短くなり、素子に影響が出や
すくなるが、上記した如く基板裏面にゲッタリング層と
してのアモルファスシリコン膜を形成した状態にしてお
けば、金属不純物の（再）拡散による問題を防止するこ
とが可能である。
ン膜等で覆うなどして、シリコン基板の裏面側をポリッ
シングして薄膜化した後に、ボロン等を添加したアモル
ファスシリコン膜のゲッタリング層を上記シリコン基板
の裏面側に形成することにより、ポリッシング工程時等
に基板中に混入したり、あるいはまた既に基板中に存在
していた金属不純物を上記ゲッタリング層により基板か
らゲッタリング除去することが可能である。さらに上記
基板をチップとして、その裏面をフレームにボンディン
グする工程やワイヤーボンディング工程等のパッケージ
ング工程において低温熱処理を行っても、上記ゲッタリ
ングでアモルファスシリコン膜中に捕獲した金属不純物
をポリッシング工程で薄膜化したシリコン基板の内部に
拡散させない。即ち、ポリッシング工程により薄膜化さ
れたシリコン基板では、基板裏面側から素子の形成され
る表面側までの拡散距離が短くなり、素子に影響が出や
すくなるが、上記した如く基板裏面にゲッタリング層と
してのアモルファスシリコン膜を形成した状態にしてお
けば、金属不純物の（再）拡散による問題を防止するこ
とが可能である。
【００３２】また、たとえ、ＩＧ層に捕獲されている金
属不純物が上記低温熱処理でＩＧ層から再放出されたと
しても、裏面のゲッタリング層で捕獲できるため、基板
表面の素子形成領域に拡散させる量を大幅に低減でき
る。
属不純物が上記低温熱処理でＩＧ層から再放出されたと
しても、裏面のゲッタリング層で捕獲できるため、基板
表面の素子形成領域に拡散させる量を大幅に低減でき
る。
【００３３】さらに、シリコン基板裏面側にシリコン等
の多結晶半導体膜を形成した場合、この膜をゲッタリン
グ層として用いることができるが、上記多結晶半導体膜
は、ゲッタリングした金属不純物を再放出させやすく、
また、ゲッタリングサイトの容量も多くない。したがっ
て、上記半導体膜を一度、ポリッシングにより除去した
後、再度本発明のように、アモルファス半導体膜を基板
の裏面側に形成すれば、ゲッタリング能力の向上、及び
維持に効果的である。
の多結晶半導体膜を形成した場合、この膜をゲッタリン
グ層として用いることができるが、上記多結晶半導体膜
は、ゲッタリングした金属不純物を再放出させやすく、
また、ゲッタリングサイトの容量も多くない。したがっ
て、上記半導体膜を一度、ポリッシングにより除去した
後、再度本発明のように、アモルファス半導体膜を基板
の裏面側に形成すれば、ゲッタリング能力の向上、及び
維持に効果的である。
【００３４】
【実施例】以下、本発明による半導体装置及びその製造
方法の実施例について図面を参照しながら詳細に説明す
る。 実施例１ 図１は、本発明の半導体装置の一実施例の断面図を示
す。
方法の実施例について図面を参照しながら詳細に説明す
る。 実施例１ 図１は、本発明の半導体装置の一実施例の断面図を示
す。
【００３５】トランジスタやキャパシタ等の素子が形成
されているシリコン基板１０１の裏面に、ボロンが例え
ば１０21ａｔｏｍ／ｃｍ3 添加されたアモルファスシリ
コン膜１０２が形成されている。なお、図１中、１０３
はソース・ドレイン拡散層、１０４はフィールド酸化
膜、１０５、１０７は絶縁膜、１０６、１０８はキャパ
シタ電極、１０９はゲート酸化膜、１１０、１１２はゲ
ート電極、１１１、１１５は金属配線、１１３、１１
４、１１６、１１７は層間絶縁膜である。
されているシリコン基板１０１の裏面に、ボロンが例え
ば１０21ａｔｏｍ／ｃｍ3 添加されたアモルファスシリ
コン膜１０２が形成されている。なお、図１中、１０３
はソース・ドレイン拡散層、１０４はフィールド酸化
膜、１０５、１０７は絶縁膜、１０６、１０８はキャパ
シタ電極、１０９はゲート酸化膜、１１０、１１２はゲ
ート電極、１１１、１１５は金属配線、１１３、１１
４、１１６、１１７は層間絶縁膜である。
【００３６】本発明は金属配線が形成された半導体装置
において、半導体基板裏面にアモルファスシリコン膜が
形成されていること、また、この裏面に形成するゲッタ
リング層はボロンを添加したアモルファスシリコン膜で
あることが特徴であり、単にボロンが添加されたシリコ
ン基板、ボロンが添加されたエピタキシャルシリコン
膜、あるいはボロンが添加されたポリシリコン膜等とは
異なる。
において、半導体基板裏面にアモルファスシリコン膜が
形成されていること、また、この裏面に形成するゲッタ
リング層はボロンを添加したアモルファスシリコン膜で
あることが特徴であり、単にボロンが添加されたシリコ
ン基板、ボロンが添加されたエピタキシャルシリコン
膜、あるいはボロンが添加されたポリシリコン膜等とは
異なる。
【００３７】このボロン添加アモルファスシリコン膜
は、例えば、減圧化学気相成長法（ＬＰ−ＣＶＤ）にて
ジボランとジシランを用いて、約３００℃の低温で形成
することができるので、金属配線形成後であっても問題
はない。
は、例えば、減圧化学気相成長法（ＬＰ−ＣＶＤ）にて
ジボランとジシランを用いて、約３００℃の低温で形成
することができるので、金属配線形成後であっても問題
はない。
【００３８】なお、ゲッタリング層であるボロン添加ア
モルファスシリコン膜の膜厚は５０ｎｍ以上、添加する
ボロン濃度は１０20ａｔｏｍ／ｃｍ3 以上であることが
望ましい。
モルファスシリコン膜の膜厚は５０ｎｍ以上、添加する
ボロン濃度は１０20ａｔｏｍ／ｃｍ3 以上であることが
望ましい。
【００３９】また、ボロン以外にも周期律表III 族また
はV 族に属する不純物元素、例えばリン、ヒ素等を用い
ることができる。本発明の効果を示すために、Ｃｕを強
制汚染法にて汚染したウエハを用意して、本発明のボロ
ン添加アモルファスシリコン膜を用いたゲッタリングと
従来例のＢＳＰゲッタリングとでゲッタリング効果の熱
安定性を比較した。
はV 族に属する不純物元素、例えばリン、ヒ素等を用い
ることができる。本発明の効果を示すために、Ｃｕを強
制汚染法にて汚染したウエハを用意して、本発明のボロ
ン添加アモルファスシリコン膜を用いたゲッタリングと
従来例のＢＳＰゲッタリングとでゲッタリング効果の熱
安定性を比較した。
【００４０】図２は、横軸がゲッタリング熱処理温度、
縦軸がＳＰＶ（Ｓｕｒｆａｃｅ Ｐｈｏｔｏｖｏｌｔａ
ｇｅ）法にて求めたゲッタリング効果［１−τ0 ／τ］
（％）を示す特性図である。τ0 は汚染ウエハ（ゲッタ
リング処理なし）の少数キャリヤーライフタイム、τは
ゲッタリング処理を行ったウエハの少数キャリヤーライ
フタイムである。裏面に形成されたボロン添加アモルフ
ァスシリコン膜及びＢＳＰゲッタリング層の厚さは各々
０．１μｍである。また、ゲッタリング熱処理は、窒素
アニールでＣｕを各温度で十分に拡散させた後、室温ま
で急冷した。
縦軸がＳＰＶ（Ｓｕｒｆａｃｅ Ｐｈｏｔｏｖｏｌｔａ
ｇｅ）法にて求めたゲッタリング効果［１−τ0 ／τ］
（％）を示す特性図である。τ0 は汚染ウエハ（ゲッタ
リング処理なし）の少数キャリヤーライフタイム、τは
ゲッタリング処理を行ったウエハの少数キャリヤーライ
フタイムである。裏面に形成されたボロン添加アモルフ
ァスシリコン膜及びＢＳＰゲッタリング層の厚さは各々
０．１μｍである。また、ゲッタリング熱処理は、窒素
アニールでＣｕを各温度で十分に拡散させた後、室温ま
で急冷した。
【００４１】図２から明らかなように、本発明では従来
例であるＢＳＰゲッタリングよりも６００℃以下の温度
範囲で高いゲッタリング効果を有することが分かった。
図２中には示していないが、金属汚染量が増すとゲッタ
リング効果の差は益々広がる。また、ゲッタリング層の
厚さを薄くしてもその差は広がる。この理由は、ボロン
を添加することで金属不純物と化学的な相互作用が働く
こと、また、析出サイトは本発明のほうが十分に存在し
ていることによる。
例であるＢＳＰゲッタリングよりも６００℃以下の温度
範囲で高いゲッタリング効果を有することが分かった。
図２中には示していないが、金属汚染量が増すとゲッタ
リング効果の差は益々広がる。また、ゲッタリング層の
厚さを薄くしてもその差は広がる。この理由は、ボロン
を添加することで金属不純物と化学的な相互作用が働く
こと、また、析出サイトは本発明のほうが十分に存在し
ていることによる。
【００４２】この結果から、ゲッタリングサイトからの
金属不純物の再放出を考えた場合、ＢＳＰゲッタリング
では３００〜６００℃程度の低温プロセスでも金属不純
物をゲッタリング層から放出させてしまうが、本発明の
ボロン添加アモルファスシリコン膜は同じ温度範囲で、
再放出を抑え、安定に金属不純物をゲッタリングサイト
に捕獲できる。
金属不純物の再放出を考えた場合、ＢＳＰゲッタリング
では３００〜６００℃程度の低温プロセスでも金属不純
物をゲッタリング層から放出させてしまうが、本発明の
ボロン添加アモルファスシリコン膜は同じ温度範囲で、
再放出を抑え、安定に金属不純物をゲッタリングサイト
に捕獲できる。
【００４３】ここで、本発明のボロン添加アモルファス
シリコン膜を用いたゲッタリングと従来例のＢＳＰゲッ
タリングとで、４００℃で窒素アニールした際のゲッタ
リングサイトに捕獲されるＣｕ量の比較を、上記ウエハ
を用いてＳＩＭＳ分析によって行った。図３は、その結
果を示した図である。この図から、本発明のボロン添加
アモルファスシリコン膜を用いたゲッタリング（図３
（ａ））の方が、ＢＳＰゲッタリング（図３（ｂ））よ
りも多くのＣｕを捕獲することが分かった。したがっ
て、本発明はＢＳＰゲッタリングよりも熱安定性（再放
出特性）と容量（ゲッタリングサイト量）の両面におい
て優れていることが分かる。
シリコン膜を用いたゲッタリングと従来例のＢＳＰゲッ
タリングとで、４００℃で窒素アニールした際のゲッタ
リングサイトに捕獲されるＣｕ量の比較を、上記ウエハ
を用いてＳＩＭＳ分析によって行った。図３は、その結
果を示した図である。この図から、本発明のボロン添加
アモルファスシリコン膜を用いたゲッタリング（図３
（ａ））の方が、ＢＳＰゲッタリング（図３（ｂ））よ
りも多くのＣｕを捕獲することが分かった。したがっ
て、本発明はＢＳＰゲッタリングよりも熱安定性（再放
出特性）と容量（ゲッタリングサイト量）の両面におい
て優れていることが分かる。
【００４４】図１０に、従来のＳＲＡＭと、本発明の裏
面にゲッタリング層を有したＳＲＡＭのｐｎジャンクシ
ョンリーク電流特性の比較を示した。図１０から明らか
なように、本発明では従来例に比べて、リーク電流が減
少しているのが分かる。これは、従来例においては、ｐ
ｎジャンクションの空乏層中に、電荷のジェネレーショ
ンセンターとなる金属不純物が存在していることを示し
ている。本発明では、金属不純物を効果的にゲッタリン
グしているため、良好な素子特性が得られる。
面にゲッタリング層を有したＳＲＡＭのｐｎジャンクシ
ョンリーク電流特性の比較を示した。図１０から明らか
なように、本発明では従来例に比べて、リーク電流が減
少しているのが分かる。これは、従来例においては、ｐ
ｎジャンクションの空乏層中に、電荷のジェネレーショ
ンセンターとなる金属不純物が存在していることを示し
ている。本発明では、金属不純物を効果的にゲッタリン
グしているため、良好な素子特性が得られる。
【００４５】図１１に本発明の裏面にボロン添加アモル
ファスシリコン膜が形成されたＤＲＡＭと従来のＤＲＡ
Ｍとで、電荷保持特性の高温放置時間の依存性を示し
た。この図から明らかなように、従来例の場合には高温
放置時間が経つにつれて電荷保持特性が劣化するが、本
発明の場合には高温放置時間依存性がなく、良好な電荷
保持特性が保たれていることが分かる。これは従来法で
は、電荷保持部となっているシリコン基板中のキャパシ
タ部の拡散層中に、電荷のリークセンターとなる金属不
純物が存在していることを意味している。本発明では、
シリコン基板内部、及びキャパシタ絶縁膜とシリコン基
板界面に金属不純物が存在していないことを示してい
る。
ファスシリコン膜が形成されたＤＲＡＭと従来のＤＲＡ
Ｍとで、電荷保持特性の高温放置時間の依存性を示し
た。この図から明らかなように、従来例の場合には高温
放置時間が経つにつれて電荷保持特性が劣化するが、本
発明の場合には高温放置時間依存性がなく、良好な電荷
保持特性が保たれていることが分かる。これは従来法で
は、電荷保持部となっているシリコン基板中のキャパシ
タ部の拡散層中に、電荷のリークセンターとなる金属不
純物が存在していることを意味している。本発明では、
シリコン基板内部、及びキャパシタ絶縁膜とシリコン基
板界面に金属不純物が存在していないことを示してい
る。
【００４６】ＥＥＰＲＯＭ等のフラッシュメモリに用い
られるトンネル酸化膜の高温加速試験にて行った低電流
ＴＤＤＢ（Time Dependent Deelectric Breakdown ）測
定による経時絶縁破壊寿命の累積不良率を従来法と本発
明とで比較した。図１２に経時絶縁破壊寿命（Ｔｂｄ）
をワイブルプロットにて比較した結果を示す。この図１
２から本発明のほうが従来法に比べて、経時絶縁破壊寿
命が改善され、トンネル酸化膜の信頼性が向上している
ことが分かる。これは従来法では酸化膜中またはシリコ
ン基板と酸化膜界面に偶発不良の核となる金属不純物が
存在していることを示している。本発明では偶発不良の
核となる金属不純物が効果的に除去されていることを示
している。
られるトンネル酸化膜の高温加速試験にて行った低電流
ＴＤＤＢ（Time Dependent Deelectric Breakdown ）測
定による経時絶縁破壊寿命の累積不良率を従来法と本発
明とで比較した。図１２に経時絶縁破壊寿命（Ｔｂｄ）
をワイブルプロットにて比較した結果を示す。この図１
２から本発明のほうが従来法に比べて、経時絶縁破壊寿
命が改善され、トンネル酸化膜の信頼性が向上している
ことが分かる。これは従来法では酸化膜中またはシリコ
ン基板と酸化膜界面に偶発不良の核となる金属不純物が
存在していることを示している。本発明では偶発不良の
核となる金属不純物が効果的に除去されていることを示
している。
【００４７】本発明の半導体装置は、シリコン基板裏面
に直接接するようにボロン添加アモルファスシリコン膜
が形成されており、上記効果を顕著に奏することを特徴
としている。また、基板の表面側に形成される素子構造
はＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ等、どのような構
造であっても構わない。
に直接接するようにボロン添加アモルファスシリコン膜
が形成されており、上記効果を顕著に奏することを特徴
としている。また、基板の表面側に形成される素子構造
はＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ等、どのような構
造であっても構わない。
【００４８】実施例２ 図４は、本発明による半導体装置の一実施例の断面図、
図５及び図６は図４に示す本発明による半導体装置の一
実施例の工程断面図を示す。なお、図中、図１と同じ構
成のものには同じ符号を用いた。なお、図４において電
極配線層は図示されていないが、この後、ソース・ドレ
イン拡散層１０３からコンタクトホールを介して引き出
して形成される。
図５及び図６は図４に示す本発明による半導体装置の一
実施例の工程断面図を示す。なお、図中、図１と同じ構
成のものには同じ符号を用いた。なお、図４において電
極配線層は図示されていないが、この後、ソース・ドレ
イン拡散層１０３からコンタクトホールを介して引き出
して形成される。
【００４９】本実施例では、金属からなる電極配線形成
工程前に、ボロンが添加されたアモルファスシリコン膜
を表面に素子が形成されたシリコン基板の裏面に直接接
するように形成した。
工程前に、ボロンが添加されたアモルファスシリコン膜
を表面に素子が形成されたシリコン基板の裏面に直接接
するように形成した。
【００５０】図４は、金属配線形成工程前にシリコン基
板１０１の裏面にボロン添加アモルファスシリコン膜１
０２が形成された構造を示してある。１１３は層間絶縁
膜、１０３はソース・ドレイン拡散層を示してある。
板１０１の裏面にボロン添加アモルファスシリコン膜１
０２が形成された構造を示してある。１１３は層間絶縁
膜、１０３はソース・ドレイン拡散層を示してある。
【００５１】まず、図５に示されるように、層間絶縁膜
１１３表面をフォトレジスト１１８で覆い、シリコン基
板の裏面に形成されたポリシリコン、酸化膜等をケミカ
ルドライエッチング（ＣＤＥ）やウエットエッチング等
にてすべて剥離し、シリコン基板裏面をむき出しにす
る。
１１３表面をフォトレジスト１１８で覆い、シリコン基
板の裏面に形成されたポリシリコン、酸化膜等をケミカ
ルドライエッチング（ＣＤＥ）やウエットエッチング等
にてすべて剥離し、シリコン基板裏面をむき出しにす
る。
【００５２】次に、図６に示されるように、フォトレジ
スト１１８を除去した後に、裏面に直接接するようにボ
ロン添加アモルファスシリコン膜を、例えば、ＬＰ−Ｃ
ＶＤにて３００℃の温度にて形成する。表面に同時に形
成されたボロン添加アモルファスシリコン膜１１９をＣ
ＤＥにて除去する。最後にコンタクトホール形成をエッ
チングにより行って、図４の形状を得る。
スト１１８を除去した後に、裏面に直接接するようにボ
ロン添加アモルファスシリコン膜を、例えば、ＬＰ−Ｃ
ＶＤにて３００℃の温度にて形成する。表面に同時に形
成されたボロン添加アモルファスシリコン膜１１９をＣ
ＤＥにて除去する。最後にコンタクトホール形成をエッ
チングにより行って、図４の形状を得る。
【００５３】このように、シリコン基板の裏面にゲッタ
リング層を形成したことによって、４００℃近傍で行う
シンターアニール、３００〜４５０℃近傍で行う層間絶
縁膜、あるいはパッシベーション膜形成等の低温熱処理
プロセスにおいて、ＩＧ層から再放出される金属不純物
を効果的に裏面のゲッタリングサイトに捕獲できるた
め、表面側の素子形成領域に侵入する金属不純物量を抑
えることができる。
リング層を形成したことによって、４００℃近傍で行う
シンターアニール、３００〜４５０℃近傍で行う層間絶
縁膜、あるいはパッシベーション膜形成等の低温熱処理
プロセスにおいて、ＩＧ層から再放出される金属不純物
を効果的に裏面のゲッタリングサイトに捕獲できるた
め、表面側の素子形成領域に侵入する金属不純物量を抑
えることができる。
【００５４】また、ゲッタリング層として、ボロン添加
アモルファスシリコン膜を金属配線形成直前に、シリコ
ン基板の裏面側に形成するため、低融点金属、例えばＡ
ｌ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕ、ＡｇまたはＡｕ等の金属
配線をスパッタ法やＣＶＤ法にて形成する際、基板の裏
面、裏面の縁等に付着した金属不純物をその後の熱処理
の際に基板内に取り込まれないように防止できる。
アモルファスシリコン膜を金属配線形成直前に、シリコ
ン基板の裏面側に形成するため、低融点金属、例えばＡ
ｌ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕ、ＡｇまたはＡｕ等の金属
配線をスパッタ法やＣＶＤ法にて形成する際、基板の裏
面、裏面の縁等に付着した金属不純物をその後の熱処理
の際に基板内に取り込まれないように防止できる。
【００５５】実施例３ 図７及び図８は、本発明の半導体装置の製造方法の他の
実施例の工程断面図を示す。なお、図中、図１と同じ構
成のものには同じ符号を用いた。
実施例の工程断面図を示す。なお、図中、図１と同じ構
成のものには同じ符号を用いた。
【００５６】図７は、金属配線１２１及び層間絶縁膜１
２０、１２２等の形成、並びにパッシベーション膜１２
３の形成が終了したシリコン基板１０１の裏面を、約６
００μｍの厚さからポリッシングにて、約２００〜３０
０μｍの厚さ分削ることにより、約３００〜４００μｍ
の厚さまでシリコン基板１０１を薄膜化した状態を示し
ている。
２０、１２２等の形成、並びにパッシベーション膜１２
３の形成が終了したシリコン基板１０１の裏面を、約６
００μｍの厚さからポリッシングにて、約２００〜３０
０μｍの厚さ分削ることにより、約３００〜４００μｍ
の厚さまでシリコン基板１０１を薄膜化した状態を示し
ている。
【００５７】シリコン基板１０１は、表面側において５
０μｍ程度の深さまで、無欠陥領域（ＤＺ層）が形成さ
れており、その深さ以上にはＢＭＤの形成されたＩＧ層
がシリコン基板の裏面側まで続いている。一方、シリコ
ン基板１０１の裏面側には、本来は表面側と同様にＤＺ
層が形成されているわけであるが、ポリッシングにより
このＤＺ層は除去されている。
０μｍ程度の深さまで、無欠陥領域（ＤＺ層）が形成さ
れており、その深さ以上にはＢＭＤの形成されたＩＧ層
がシリコン基板の裏面側まで続いている。一方、シリコ
ン基板１０１の裏面側には、本来は表面側と同様にＤＺ
層が形成されているわけであるが、ポリッシングにより
このＤＺ層は除去されている。
【００５８】次に、図８に示されるように、シリコン基
板１０１の裏面に直接接するようにボロン添加アモルフ
ァスシリコン膜１０２を形成する。この際、ボロン添加
アモルファスシリコン膜を形成する方法は、どのような
方法によって形成しても差支えない。例えば、ＬＰ−Ｃ
ＶＤ法、スパッタリング法等を用いて容易に形成でき
る。
板１０１の裏面に直接接するようにボロン添加アモルフ
ァスシリコン膜１０２を形成する。この際、ボロン添加
アモルファスシリコン膜を形成する方法は、どのような
方法によって形成しても差支えない。例えば、ＬＰ−Ｃ
ＶＤ法、スパッタリング法等を用いて容易に形成でき
る。
【００５９】このように、ＩＧ層の直下に、強力なゲッ
タリング層を形成したため、金属配線形成後にゲッタリ
ング層を形成したとしても、４００℃近傍で行うシンタ
ーアニール、３００〜４５０℃近傍で行う層間絶縁膜あ
るいはパッシベーション膜等の成膜プロセスにおいて
も、基板内外の金属不純物をゲッタリング層に捕獲でき
る。さらに、一旦ゲッタリング層に捕獲した拡散係数が
大きいＣｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆｅ等、特にＣｕ、Ｎ
ｉの金属不純物であっても、ＩＧやＢＳＰゲッタリング
に比べて、素子形成領域へのこれら金属不純物の再放出
量を抑えることができる。
タリング層を形成したため、金属配線形成後にゲッタリ
ング層を形成したとしても、４００℃近傍で行うシンタ
ーアニール、３００〜４５０℃近傍で行う層間絶縁膜あ
るいはパッシベーション膜等の成膜プロセスにおいて
も、基板内外の金属不純物をゲッタリング層に捕獲でき
る。さらに、一旦ゲッタリング層に捕獲した拡散係数が
大きいＣｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆｅ等、特にＣｕ、Ｎ
ｉの金属不純物であっても、ＩＧやＢＳＰゲッタリング
に比べて、素子形成領域へのこれら金属不純物の再放出
量を抑えることができる。
【００６０】即ち、素子形成領域表面をパッシベーショ
ン膜で覆い、シリコン基板の裏面をポリッシングして薄
膜化した後に、ボロン添加アモルファスシリコン膜のゲ
ッタリング層を上記シリコン基板の裏面に形成すること
により、フレームに上記基板をチップとしてボンディン
グする工程やワイヤーボンディング工程等のその後のパ
ッケージング工程において低温熱処理を行っても、ポリ
ッシング工程時にシリコン基板中に存在した金属不純物
を薄膜化したシリコン基板内部に拡散させないですむ。
たとえ、ＩＧ層に捕獲されている金属不純物が低温熱処
理でＩＧ層から再放出されたとしても、裏面のゲッタリ
ング層で捕獲できるため、基板表面の素子形成領域に拡
散させる量を低減できる。
ン膜で覆い、シリコン基板の裏面をポリッシングして薄
膜化した後に、ボロン添加アモルファスシリコン膜のゲ
ッタリング層を上記シリコン基板の裏面に形成すること
により、フレームに上記基板をチップとしてボンディン
グする工程やワイヤーボンディング工程等のその後のパ
ッケージング工程において低温熱処理を行っても、ポリ
ッシング工程時にシリコン基板中に存在した金属不純物
を薄膜化したシリコン基板内部に拡散させないですむ。
たとえ、ＩＧ層に捕獲されている金属不純物が低温熱処
理でＩＧ層から再放出されたとしても、裏面のゲッタリ
ング層で捕獲できるため、基板表面の素子形成領域に拡
散させる量を低減できる。
【００６１】図９は、本実施例の製造工程と従来の製造
工程とのプロセスフローの違いを示してある。従来法で
は、図９（ｂ）に示すように、パッケージング工程の
際、裏面ポリッシング工程後、チップ状にダイシングさ
れ、その後、パッケージに張り付けられる。その後、ワ
イヤーボンディング工程に移る。この際、従来の製造工
程では裏面ポリッシング工程時に用いる溶剤中の金属不
純物が裏面に吸着したままの状態でパッケージに張り付
けられるため、１００〜３００℃程度の温度が必要なチ
ップボンディング工程ではシリコン基板中に拡散してし
まう。さらに、パッケージング工程が終了した半導体装
置では、製品の長期信頼性項目の一つである１００〜３
００℃で行う高温長時間の加速試験中に、ＩＧ層中のＢ
ＭＤ近傍に捕獲されていた金属不純物が再放出されるた
め、素子形成領域まで影響を及ぼす。一方、本実施例で
は図９（ａ）に示すように、裏面ポリッシング工程後
に、ゲッタリング層となるボロンが添加されたアモルフ
ァスシリコン膜をウエハ裏面に直接接するように形成す
るため、上記、従来例で問題となる金属不純物を効果的
にゲッタリング層に捕獲でき、素子形成領域中への金属
不純物の侵入を防止できる。
工程とのプロセスフローの違いを示してある。従来法で
は、図９（ｂ）に示すように、パッケージング工程の
際、裏面ポリッシング工程後、チップ状にダイシングさ
れ、その後、パッケージに張り付けられる。その後、ワ
イヤーボンディング工程に移る。この際、従来の製造工
程では裏面ポリッシング工程時に用いる溶剤中の金属不
純物が裏面に吸着したままの状態でパッケージに張り付
けられるため、１００〜３００℃程度の温度が必要なチ
ップボンディング工程ではシリコン基板中に拡散してし
まう。さらに、パッケージング工程が終了した半導体装
置では、製品の長期信頼性項目の一つである１００〜３
００℃で行う高温長時間の加速試験中に、ＩＧ層中のＢ
ＭＤ近傍に捕獲されていた金属不純物が再放出されるた
め、素子形成領域まで影響を及ぼす。一方、本実施例で
は図９（ａ）に示すように、裏面ポリッシング工程後
に、ゲッタリング層となるボロンが添加されたアモルフ
ァスシリコン膜をウエハ裏面に直接接するように形成す
るため、上記、従来例で問題となる金属不純物を効果的
にゲッタリング層に捕獲でき、素子形成領域中への金属
不純物の侵入を防止できる。
【００６２】なお、図９（ａ）中には基板裏面にボロン
添加アモルファスシリコン膜を形成する工程を裏面ポリ
ッシング工程後、ダイシング工程前に記述してあるが、
本発明の趣旨から、ダイシング工程後に形成したとして
も問題ではない。
添加アモルファスシリコン膜を形成する工程を裏面ポリ
ッシング工程後、ダイシング工程前に記述してあるが、
本発明の趣旨から、ダイシング工程後に形成したとして
も問題ではない。
【００６３】なお、本発明では実施例に示された構造、
製法に限定されない。例えば、非晶質半導体膜の材料と
して、非晶質シリコン以外に、非晶質ゲルマニウム、非
晶質シリコンゲルマニウム、非晶質シリコンカーバイト
等、周期率表IV族元素からなる他の材料を用いることが
できる。
製法に限定されない。例えば、非晶質半導体膜の材料と
して、非晶質シリコン以外に、非晶質ゲルマニウム、非
晶質シリコンゲルマニウム、非晶質シリコンカーバイト
等、周期率表IV族元素からなる他の材料を用いることが
できる。
【００６４】さらに、非晶質半導体中に含有せしめる不
純物として、周期率表III 、V 族元素が好ましいが、Ｃ
ｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆｅ等の金属元素、特にＣｕ、
Ｎｉと安定な物質を形成する元素であれば、この元素を
用いることも可能である。その他、本発明の趣旨を逸脱
しない範囲で、種々応用可能である。
純物として、周期率表III 、V 族元素が好ましいが、Ｃ
ｕ、Ｎｉ、Ａｇ、Ａｕ、Ｆｅ等の金属元素、特にＣｕ、
Ｎｉと安定な物質を形成する元素であれば、この元素を
用いることも可能である。その他、本発明の趣旨を逸脱
しない範囲で、種々応用可能である。
【００６５】
【発明の効果】本発明によれば、６００℃以下の低温プ
ロセス、また、素子の長期信頼性を確保するための高速
加速試験においても、電気特性の劣化を抑えることがで
きる。
ロセス、また、素子の長期信頼性を確保するための高速
加速試験においても、電気特性の劣化を抑えることがで
きる。
【図１】 本発明の半導体装置の基本構造を示す断面
図。
図。
【図２】 本発明の効果を示す特性図。
【図３】 本発明の効果を示す特性図。
【図４】 本発明の半導体装置の一実施例を示す断面
図。
図。
【図５】 本発明の半導体装置の製造方法の一実施例を
示す工程断面図。
示す工程断面図。
【図６】 図５に続く半導体装置の製造方法の一実施例
を示す工程断面図。
を示す工程断面図。
【図７】 本発明の半導体装置の製造方法の他の実施例
を示す工程断面図。
を示す工程断面図。
【図８】 図７に続く半導体装置の製造方法の他の実施
例を示す工程断面図。
例を示す工程断面図。
【図９】 本発明と従来技術のプロセスフロー図。
【図１０】 本発明の効果を示す特性図。
【図１１】 本発明の効果を示す特性図。
【図１２】 本発明の効果を示す特性図。
１０１・・・シリコン基板 １０２、１１９・・・ボロン添加アモルファスシリコン
膜 １０３・・・ソース・ドレイン拡散層 １０４・・・フィールド酸化膜 １０５、１０７・・・絶縁膜 １０６、１０８・・・キャパシタ電極 １０９・・・ゲート酸化膜 １１０、１１２・・・ゲート電極 １１１、１１５、１２１・・・金属配線膜 １１３、１１４、１１６、１１７、１２０、１２２・・
・層間絶縁膜 １１８・・・フォトレジスト １２３・・・パッシベーション膜
膜 １０３・・・ソース・ドレイン拡散層 １０４・・・フィールド酸化膜 １０５、１０７・・・絶縁膜 １０６、１０８・・・キャパシタ電極 １０９・・・ゲート酸化膜 １１０、１１２・・・ゲート電極 １１１、１１５、１２１・・・金属配線膜 １１３、１１４、１１６、１１７、１２０、１２２・・
・層間絶縁膜 １１８・・・フォトレジスト １２３・・・パッシベーション膜
Claims (26)
- 【請求項１】 半導体基板と、この半導体基板の表面側
に形成され、金属からなる電極配線が配設された素子
と、前記半導体基板の裏面側に形成された非晶質半導体
膜とを備えたことを特徴とする半導体装置。 - 【請求項２】 前記半導体基板はチップとしてその裏面
側がフレームにボンディングされていることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記非晶質半導体膜は、前記半導体基板
内の金属不純物を取り除くためのゲッタリング層である
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記金属不純物には、Ｃｕ、Ｎｉ、Ａ
ｇ、Ａｕ、Ｆｅの少なくとも一元素が含まれていること
を特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記金属不純物は、Ｃｕ、Ｎｉの少なく
とも一元素であることを特徴とする請求項４記載の半導
体装置。 - 【請求項６】 前記非晶質半導体膜は、半導体基板の裏
面に直接接して形成されたことを特徴とする請求項１記
載の半導体装置。 - 【請求項７】 前記非晶質半導体膜は、裏面全面あるい
は少なくとも一部の領域に形成されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項８】 前記非晶質半導体膜には、周期律表III
族またはV 族に属する不純物元素が含有されていること
を特徴とする請求項１または２記載の半導体装置。 - 【請求項９】 前記不純物はボロンまたはリンであるこ
とを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記非晶質半導体膜は非晶質シリコン
膜であることを特徴とする請求項１または２記載の半導
体装置。 - 【請求項１１】 前記金属からなる電極配線は、Ａｌ、
Ｃｕ、Ａｇ、Ａｕのうち少なくとも一つを主成分とする
ものであることを特徴とする請求項１または２記載の半
導体装置。 - 【請求項１２】 半導体基板の表面側に金属からなる電
極配線が配設された素子を形成する工程と、前記素子が
形成された半導体基板の裏面側に非晶質半導体膜を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項１３】 前記非晶質半導体膜を形成する工程
を、前記半導体基板をパッケージングする工程前で、か
つ前記半導体基板の裏面側をポリッシングする工程後に
行うことを特徴とする請求項１２記載の半導体装置の製
造方法。 - 【請求項１４】 前記素子を形成する工程を前記ポリッ
シングする工程前に行うことを特徴とする請求項１３記
載の半導体装置の製造方法。 - 【請求項１５】 半導体基板の表面側に素子を形成する
工程と、前記素子が形成された半導体基板の裏面側に非
晶質半導体膜を形成する工程と、前記非晶質半導体膜が
裏面側に形成された状態で、前記半導体基板の表面側に
前記素子に配設される金属からなる電極配線を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項１６】 前記非晶質半導体膜を形成する工程
を、前記半導体基板をパッケージングする工程前で、か
つ前記半導体基板の裏面側をポリッシングする工程後に
行うことを特徴とする請求項１５記載の半導体装置の製
造方法。 - 【請求項１７】 前記ポリッシングする工程は、前記半
導体基板の裏面側に形成された多結晶半導体膜をポリッ
シングする工程であることを特徴とする請求項１３また
は１６記載の半導体装置の製造方法。 - 【請求項１８】 前記多結晶半導体膜は多結晶シリコン
膜で、前記半導体基板内の不純物を取り除くためのゲッ
タリング層であることを特徴とする請求項１７記載の半
導体装置の製造方法。 - 【請求項１９】 前記非晶質半導体膜を形成する工程以
降を、この半導体膜の非晶質性が維持される温度に制御
することを特徴とする請求項１２または１５記載の半導
体装置の製造方法。 - 【請求項２０】 前記非晶質半導体膜は非晶質シリコン
膜であり、この非晶質シリコン膜を形成する工程以降
を、６００℃以下の温度に制御することを特徴とする請
求項１９記載の半導体装置の製造方法。 - 【請求項２１】 前記制御された温度で、金属不純物の
ゲッタリングを行うことを特徴とする請求項１９記載の
半導体装置の製造方法。 - 【請求項２２】 前記金属不純物には、Ｃｕ、Ｎｉ、Ａ
ｇ、Ａｕ、Ｆｅの少なくとも一元素が含まれていること
を特徴とする請求項２１記載の半導体装置の製造方法。 - 【請求項２３】 前記金属不純物は、Ｃｕ、Ｎｉの少な
くとも一元素であることを特徴とする請求項２２記載の
半導体装置の製造方法。 - 【請求項２４】 前記非晶質半導体膜に周期律表III 族
またはV 族に属する不純物元素を含有せしめることを特
徴とする請求項１２または１５記載の半導体装置の製造
方法。 - 【請求項２５】 前記不純物元素はボロンまたはリンで
あることを特徴とする請求項２４記載の半導体装置の製
造方法。 - 【請求項２６】 前記金属からなる電極配線は、Ａｌ、
Ｃｕ、Ａｇ、Ａｕのうち少なくとも一つを主成分とする
ものであることを特徴とする請求項１２または１５記載
の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05429994A JP3524141B2 (ja) | 1994-03-25 | 1994-03-25 | 半導体装置及びその製造方法 |
| KR1019950006471A KR0165717B1 (ko) | 1994-03-25 | 1995-03-25 | 반도체장치 및 그 제조방법 |
| US08/667,884 US5698891A (en) | 1994-03-25 | 1996-06-20 | Semiconductor device and method for manufacturing the same |
| US08/730,322 US5757063A (en) | 1994-03-25 | 1996-10-11 | Semiconductor device having an extrinsic gettering film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05429994A JP3524141B2 (ja) | 1994-03-25 | 1994-03-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263453A true JPH07263453A (ja) | 1995-10-13 |
| JP3524141B2 JP3524141B2 (ja) | 2004-05-10 |
Family
ID=12966698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05429994A Expired - Fee Related JP3524141B2 (ja) | 1994-03-25 | 1994-03-25 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5698891A (ja) |
| JP (1) | JP3524141B2 (ja) |
| KR (1) | KR0165717B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003178938A (ja) * | 2001-12-10 | 2003-06-27 | Sharp Corp | 半導体装置の製造方法 |
| JP2005317846A (ja) * | 2004-04-30 | 2005-11-10 | Disco Abrasive Syst Ltd | 半導体デバイス及び半導体デバイスの加工方法 |
| JP2006041258A (ja) * | 2004-07-28 | 2006-02-09 | Renesas Technology Corp | ゲッタリング層を有する半導体チップとその製造方法 |
| JP2006165462A (ja) * | 2004-12-10 | 2006-06-22 | Canon Inc | 固体撮像装置用の半導体基板とその製造方法 |
| JP2006287186A (ja) * | 2005-03-11 | 2006-10-19 | Elpida Memory Inc | 多孔質単結晶層を備えた半導体チップおよびその製造方法 |
| JP2006303223A (ja) * | 2005-04-21 | 2006-11-02 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
| JP2008060220A (ja) * | 2006-08-30 | 2008-03-13 | Disco Abrasive Syst Ltd | ゲッタリング層形成装置 |
| JP2013201275A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置およびその製造方法、基板 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399332B1 (ko) | 1994-12-26 | 2003-09-26 | 히다치 가세고교 가부시끼가이샤 | 필름 형상의 유기 다이본딩재의 라미네이트 방법,다이본딩 방법, 라미네이트 장치, 다이본딩 장치, 반도체장치 및 반도체장치의 제조방법 |
| TW310481B (ja) * | 1995-07-06 | 1997-07-11 | Hitachi Chemical Co Ltd | |
| US6717242B2 (en) | 1995-07-06 | 2004-04-06 | Hitachi Chemical Company, Ltd. | Semiconductor device and process for fabrication thereof |
| JPH10223640A (ja) * | 1997-02-12 | 1998-08-21 | Nec Corp | 半導体基板およびその製造方法 |
| JPH1140498A (ja) | 1997-07-22 | 1999-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP3929557B2 (ja) * | 1997-07-30 | 2007-06-13 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| TW429478B (en) * | 1997-08-29 | 2001-04-11 | Toshiba Corp | Semiconductor device and method for manufacturing the same |
| US5994206A (en) * | 1997-10-06 | 1999-11-30 | Advanced Micro Devices, Inc. | Method of forming a high conductivity metal interconnect using metal gettering plug and system performing the method |
| US6063693A (en) * | 1998-03-23 | 2000-05-16 | Telefonaktiebolaget Lm Ericsson | Planar trenches |
| US6100150A (en) * | 1998-09-04 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company | Process to improve temperature uniformity during RTA by deposition of in situ poly on the wafer backside |
| US6974720B2 (en) * | 2003-10-16 | 2005-12-13 | Cree, Inc. | Methods of forming power semiconductor devices using boule-grown silicon carbide drift layers and power semiconductor devices formed thereby |
| JP2006005063A (ja) * | 2004-06-16 | 2006-01-05 | Sharp Corp | 半導体装置、半導体装置の製造方法 |
| JP4617751B2 (ja) * | 2004-07-22 | 2011-01-26 | 株式会社Ｓｕｍｃｏ | シリコンウェーハおよびその製造方法 |
| US7402487B2 (en) * | 2004-10-18 | 2008-07-22 | Infineon Technologies Richmond, Lp | Process for fabricating a semiconductor device having deep trench structures |
| KR100654354B1 (ko) * | 2005-07-25 | 2006-12-08 | 삼성전자주식회사 | 게더링 기능을 가지는 저결함 에피택셜 반도체 기판, 이를이용한 이미지 센서 및 이의 제조 방법 |
| KR101961264B1 (ko) | 2017-05-23 | 2019-03-22 | 가톨릭관동대학교산학협력단 | 개질된 견운모 및 솔잎 추출물을 유효성분으로 함유하는 녹조 제거용 조성물 및 이를 이용한 녹조 제거방법 |
| DE102018106967B3 (de) * | 2018-03-23 | 2019-05-23 | Infineon Technologies Ag | SILIZIUMCARBID HALBLEITERBAUELEMENT und Halbleiterdiode |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673426A (en) * | 1979-11-20 | 1981-06-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58138035A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置及びその製造方法 |
| JPS60117738A (ja) * | 1983-11-30 | 1985-06-25 | Sanken Electric Co Ltd | 半導体装置の製造方法 |
| JPH042133A (ja) * | 1990-04-18 | 1992-01-07 | Mitsubishi Electric Corp | 結晶板 |
| JPH0442540A (ja) * | 1990-06-08 | 1992-02-13 | Toshiba Ceramics Co Ltd | アモルファス構造を有するウェーハ |
| JPH04171827A (ja) * | 1990-11-05 | 1992-06-19 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JPH05144824A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Materials Shilicon Corp | 半導体基板 |
| JPH05299426A (ja) * | 1992-02-21 | 1993-11-12 | Mitsubishi Electric Corp | 半導体装置および半導体基板の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4053335A (en) * | 1976-04-02 | 1977-10-11 | International Business Machines Corporation | Method of gettering using backside polycrystalline silicon |
| JPS5469964A (en) * | 1977-11-15 | 1979-06-05 | Toshiba Corp | Production of semiconductor device |
| US4716451A (en) * | 1982-12-10 | 1987-12-29 | Rca Corporation | Semiconductor device with internal gettering region |
| US4608096A (en) * | 1983-04-04 | 1986-08-26 | Monsanto Company | Gettering |
| JPS60119733A (ja) * | 1983-12-01 | 1985-06-27 | Fuji Electric Corp Res & Dev Ltd | シリコン板の重金属ゲッタリング方法 |
| JP2575545B2 (ja) * | 1990-07-05 | 1997-01-29 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH05206146A (ja) * | 1992-01-24 | 1993-08-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05218049A (ja) * | 1992-01-31 | 1993-08-27 | Nec Corp | 半導体素子形成用基板 |
-
1994
- 1994-03-25 JP JP05429994A patent/JP3524141B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-25 KR KR1019950006471A patent/KR0165717B1/ko not_active IP Right Cessation
-
1996
- 1996-06-20 US US08/667,884 patent/US5698891A/en not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673426A (en) * | 1979-11-20 | 1981-06-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58138035A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置及びその製造方法 |
| JPS60117738A (ja) * | 1983-11-30 | 1985-06-25 | Sanken Electric Co Ltd | 半導体装置の製造方法 |
| JPH042133A (ja) * | 1990-04-18 | 1992-01-07 | Mitsubishi Electric Corp | 結晶板 |
| JPH0442540A (ja) * | 1990-06-08 | 1992-02-13 | Toshiba Ceramics Co Ltd | アモルファス構造を有するウェーハ |
| JPH04171827A (ja) * | 1990-11-05 | 1992-06-19 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JPH05144824A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Materials Shilicon Corp | 半導体基板 |
| JPH05299426A (ja) * | 1992-02-21 | 1993-11-12 | Mitsubishi Electric Corp | 半導体装置および半導体基板の製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003178938A (ja) * | 2001-12-10 | 2003-06-27 | Sharp Corp | 半導体装置の製造方法 |
| JP4578745B2 (ja) * | 2001-12-10 | 2010-11-10 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2005317846A (ja) * | 2004-04-30 | 2005-11-10 | Disco Abrasive Syst Ltd | 半導体デバイス及び半導体デバイスの加工方法 |
| JP2006041258A (ja) * | 2004-07-28 | 2006-02-09 | Renesas Technology Corp | ゲッタリング層を有する半導体チップとその製造方法 |
| JP2006165462A (ja) * | 2004-12-10 | 2006-06-22 | Canon Inc | 固体撮像装置用の半導体基板とその製造方法 |
| JP4667030B2 (ja) * | 2004-12-10 | 2011-04-06 | キヤノン株式会社 | 固体撮像装置用の半導体基板とその製造方法 |
| JP2006287186A (ja) * | 2005-03-11 | 2006-10-19 | Elpida Memory Inc | 多孔質単結晶層を備えた半導体チップおよびその製造方法 |
| JP2006303223A (ja) * | 2005-04-21 | 2006-11-02 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
| JP2008060220A (ja) * | 2006-08-30 | 2008-03-13 | Disco Abrasive Syst Ltd | ゲッタリング層形成装置 |
| JP2013201275A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置およびその製造方法、基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5698891A (en) | 1997-12-16 |
| KR950028002A (ko) | 1995-10-18 |
| JP3524141B2 (ja) | 2004-05-10 |
| KR0165717B1 (ko) | 1999-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3524141B2 (ja) | 半導体装置及びその製造方法 | |
| US5757063A (en) | Semiconductor device having an extrinsic gettering film | |
| US5162241A (en) | Method of manufacturing a semiconductor device | |
| US4053335A (en) | Method of gettering using backside polycrystalline silicon | |
| KR940007386B1 (ko) | 반도체장치의 제조방법 | |
| EP1005070A2 (en) | A process for manufacturing a semiconductor integrated circuit device | |
| US4602421A (en) | Low noise polycrystalline semiconductor resistors by hydrogen passivation | |
| JPS6260818B2 (ja) | ||
| US6444534B1 (en) | SOI semiconductor device opening implantation gettering method | |
| JPH05206146A (ja) | 半導体装置の製造方法 | |
| JP2743904B2 (ja) | 半導体基板およびこれを用いた半導体装置の製造方法 | |
| JP3211747B2 (ja) | 半導体装置の製造方法 | |
| JPH04355959A (ja) | 半導体装置およびその製造方法 | |
| KR20100069502A (ko) | 게더링 효과를 향상시킬 수 있는 실리콘 기판 및 실리콘 웨이퍼, 상기 실리콘 웨이퍼의 열처리 방법 | |
| JP2009536446A (ja) | 半導体基板の製造方法及び半導体デバイスの製造方法 | |
| JP2755185B2 (ja) | Ｓｏｉ基板 | |
| Kolbesen et al. | Defects due to metal silicide precipitation in microelectronic device manufacturing: The unlovely face of transition metal silicides | |
| JP3579069B2 (ja) | 半導体装置の製造方法 | |
| JP3296307B2 (ja) | ゲッタリングサイト層を有する半導体装置及びその製造方法 | |
| JPH05136153A (ja) | 半導体装置及びその製造方法 | |
| US5322805A (en) | Method for forming a bipolar emitter using doped SOG | |
| US5635752A (en) | Semiconductor device having source and drain regions which include horizontally extending secondary defect layers | |
| JP2011003576A (ja) | 半導体デバイスの製造方法 | |
| JPH0737892A (ja) | 半導体集積回路装置 | |
| JP2939942B2 (ja) | 半導体基板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20031215 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040212 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |