JPH07220491A - 電圧調整器 - Google Patents
電圧調整器Info
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- JPH07220491A JPH07220491A JP32565494A JP32565494A JPH07220491A JP H07220491 A JPH07220491 A JP H07220491A JP 32565494 A JP32565494 A JP 32565494A JP 32565494 A JP32565494 A JP 32565494A JP H07220491 A JPH07220491 A JP H07220491A
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- voltage
- voltage regulator
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 電圧調整器に回路素子を組み込み、プログラ
ミング・ライン電圧をメモリ・セルの実際の長さの関数
にする。 【構成】 電圧調整器(3)は利得段を備え、この利得段
は、プログラミング電圧(VPP)の分圧器(6)に接続された
入力端子及び少なくとも１個のメモリ・セル(2)のプロ
グラミング・ライン(5)に接続された出力端子(U)を有
し、且つプログラミング電圧(VPP)が供給される。更
に、メモリ・セル(2)の長さ(L)にプログラミング・ライ
ン電圧を適合させることのできる少なくとも１個の回路
素子(4)を設けた。
ミング・ライン電圧をメモリ・セルの実際の長さの関数
にする。 【構成】 電圧調整器(3)は利得段を備え、この利得段
は、プログラミング電圧(VPP)の分圧器(6)に接続された
入力端子及び少なくとも１個のメモリ・セル(2)のプロ
グラミング・ライン(5)に接続された出力端子(U)を有
し、且つプログラミング電圧(VPP)が供給される。更
に、メモリ・セル(2)の長さ(L)にプログラミング・ライ
ン電圧を適合させることのできる少なくとも１個の回路
素子(4)を設けた。
Description
【０００１】
【産業上の利用分野】この発明は、電気的にプログラマ
ブルな不揮発性半導体メモリ・デバイス用電圧調整器に
関するものである。もう少し詳しく云えば、この発明
は、プログラミング電圧が供給され且つこのプログラミ
ング電圧の分圧器に接続された入力端子及び少なくとも
１個のメモリ・セルのプログラミング・ラインに接続さ
れた出力端子を有する利得段を備えたタイプの電圧調整
器に関するものである。
ブルな不揮発性半導体メモリ・デバイス用電圧調整器に
関するものである。もう少し詳しく云えば、この発明
は、プログラミング電圧が供給され且つこのプログラミ
ング電圧の分圧器に接続された入力端子及び少なくとも
１個のメモリ・セルのプログラミング・ラインに接続さ
れた出力端子を有する利得段を備えたタイプの電圧調整
器に関するものである。
【０００２】周知のように、個々の不揮発性メモリ・セ
ルはＭＯＳトランジスタを備え、そのチャネル領域の上
方に配置されたゲート電極は浮遊している、即ち当該メ
モリ・セル及びこれが挿入される回路の他の全ての端子
に高い連続インピーダンスを呈する。メモリ・セルは制
御ゲートと呼ばれる第２の電極も有し、この第２の電極
は適切なコマンド電圧により制御される。トランジスタ
の他の電極は、通常のドレイン端子、ソース端子及び基
板端子である。
ルはＭＯＳトランジスタを備え、そのチャネル領域の上
方に配置されたゲート電極は浮遊している、即ち当該メ
モリ・セル及びこれが挿入される回路の他の全ての端子
に高い連続インピーダンスを呈する。メモリ・セルは制
御ゲートと呼ばれる第２の電極も有し、この第２の電極
は適切なコマンド電圧により制御される。トランジスタ
の他の電極は、通常のドレイン端子、ソース端子及び基
板端子である。
【０００３】セル端子に適切な電圧を印加することによ
り、例えば周知のホウラー・ノーハイムのトンネル現象
及び／又はチャネル熱電子注入現象を利用して、浮遊ゲ
ート中に存在する電荷量を変えることが可能である。こ
れは、トランジスタを２つの論理段階に置かせる、すな
わち第１の状態は“高い”閾値電圧でそして第２の状態
は“低い”閾値電圧である。もしこれら２つの値の中間
の電圧が制御ゲートに印加されるならば、トランジスタ
がドレイン端子とソース端子の間で閾値電圧値に依存す
る低い又は高いインピーダンスを呈するので、トランジ
スタの状態を“読み出す”ことが可能である。従って、
トランジスタは論理メモリ素子と考えることができる。
り、例えば周知のホウラー・ノーハイムのトンネル現象
及び／又はチャネル熱電子注入現象を利用して、浮遊ゲ
ート中に存在する電荷量を変えることが可能である。こ
れは、トランジスタを２つの論理段階に置かせる、すな
わち第１の状態は“高い”閾値電圧でそして第２の状態
は“低い”閾値電圧である。もしこれら２つの値の中間
の電圧が制御ゲートに印加されるならば、トランジスタ
がドレイン端子とソース端子の間で閾値電圧値に依存す
る低い又は高いインピーダンスを呈するので、トランジ
スタの状態を“読み出す”ことが可能である。従って、
トランジスタは論理メモリ素子と考えることができる。
【０００４】浮遊ゲートが他のどのセル端子にも高いイ
ンピーダンスを呈するので、トランジスタの挿入されて
いる回路の電源が断たれても、浮遊ゲートに貯えられた
電荷は不定時間の間持続し得る。従って、メモリ・セル
は不揮発性メモリ特性を呈する。
ンピーダンスを呈するので、トランジスタの挿入されて
いる回路の電源が断たれても、浮遊ゲートに貯えられた
電荷は不定時間の間持続し得る。従って、メモリ・セル
は不揮発性メモリ特性を呈する。
【０００５】電荷が浮遊ゲートに貯えられる動作は“プ
ログラミング”と云われるが、電荷が浮遊ゲートから除
かれる動作は“消去”と云われる。一般に、半導体上に
集積された不揮発性メモリ回路は、“ワード・ライン”
と呼ばれる行及び“ビット・ライン”と呼ばれる列に構
成された上述のタイプの多数のメモリ・セルを備えてい
る。同一のワード・ラインに属するメモリ・セルはそれ
ぞれの制御ゲートを制御する電気ラインを共通に有する
が、同一のビット・ラインに属するメモリ・セルはドレ
イン端子を共通に有する。
ログラミング”と云われるが、電荷が浮遊ゲートから除
かれる動作は“消去”と云われる。一般に、半導体上に
集積された不揮発性メモリ回路は、“ワード・ライン”
と呼ばれる行及び“ビット・ライン”と呼ばれる列に構
成された上述のタイプの多数のメモリ・セルを備えてい
る。同一のワード・ラインに属するメモリ・セルはそれ
ぞれの制御ゲートを制御する電気ラインを共通に有する
が、同一のビット・ラインに属するメモリ・セルはドレ
イン端子を共通に有する。
【０００６】不揮発性メモリ・セル、特にフラッシュ・
タイプのものでは、プログラミング動作中ドレイン電圧
Ｖｄ即ちビット・ラインに印加される電圧を正確に制御
する必要があることも知られている。上記ドレイン電圧
は下記のように２〜３の状態を実際に満足しなければな
らない。 − メモリ・セルに速いプログラミングをさせる程高く
なければならない。 − 同時に、メモリ・セルの部分的消去又は使用時のメ
モリ・セルの特性の劣下から成るいわゆる“ソフト消
去”現象を避ける程低くなければならない、そして − 信頼性のためには、“バイポーラ寄生”として知ら
れた現象を誘発するのを常に避けるようでなければなら
ない。 そのような電圧の最適範囲は、一般にむしろ低く、典型
的な例では５〜６ボルトである。
タイプのものでは、プログラミング動作中ドレイン電圧
Ｖｄ即ちビット・ラインに印加される電圧を正確に制御
する必要があることも知られている。上記ドレイン電圧
は下記のように２〜３の状態を実際に満足しなければな
らない。 − メモリ・セルに速いプログラミングをさせる程高く
なければならない。 − 同時に、メモリ・セルの部分的消去又は使用時のメ
モリ・セルの特性の劣下から成るいわゆる“ソフト消
去”現象を避ける程低くなければならない、そして − 信頼性のためには、“バイポーラ寄生”として知ら
れた現象を誘発するのを常に避けるようでなければなら
ない。 そのような電圧の最適範囲は、一般にむしろ低く、典型
的な例では５〜６ボルトである。
【０００７】上述した条件は、製造方法、特にメモリ・
セルの長さに依存して可変であることにも注目された
い。製造方法次第では、メモリ・セル特にポリシリコン
層の寸法が変動し、そしてこれは製造中の重要なパラメ
ータの１つになる。
セルの長さに依存して可変であることにも注目された
い。製造方法次第では、メモリ・セル特にポリシリコン
層の寸法が変動し、そしてこれは製造中の重要なパラメ
ータの１つになる。
【０００８】上述した全ての観察結果から導かれた結論
は、プログラミング動作中に正しい電圧をビット・ライ
ンへ供給するために特別に精密で正確な電圧調整器をメ
モリ回路に設ける必要があると云うことである。
は、プログラミング動作中に正しい電圧をビット・ライ
ンへ供給するために特別に精密で正確な電圧調整器をメ
モリ回路に設ける必要があると云うことである。
【０００９】既知技術は、この要件を満たす幾つかの解
決策を既に提案している。一般に、外部からメモリ回路
へ供給される電圧が実質的に２つ、特に５Ｖの電源電圧
ＶCCおよび１２Ｖのプログラミング電圧ＶPPであるの
で、ドレイン電圧の制御は、通常、プログラミング電圧
ＶPPを分圧することで行われる。このようにして、温度
及び回路製造方法パラメータに関しては比較的安定であ
り且つプログラミング電圧ＶPPで±５％だけ変わり得る
ドレイン電圧が得られる。
決策を既に提案している。一般に、外部からメモリ回路
へ供給される電圧が実質的に２つ、特に５Ｖの電源電圧
ＶCCおよび１２Ｖのプログラミング電圧ＶPPであるの
で、ドレイン電圧の制御は、通常、プログラミング電圧
ＶPPを分圧することで行われる。このようにして、温度
及び回路製造方法パラメータに関しては比較的安定であ
り且つプログラミング電圧ＶPPで±５％だけ変わり得る
ドレイン電圧が得られる。
【００１０】図１には、プログラミング電圧を分圧する
ことにより提供される既知の第１の解決策が回路図で示
されている。図１に示した電圧調整器は、プログラミン
グ電圧ラインＶPPとグランドの間に接続された３個の抵
抗Ｒ1，Ｒ2及びＲ3から成る抵抗分圧器を備えている。
これら抵抗と並列に一群（４個）のＭＯＳトランジスタ
Ｍ１ないしＭ４がそれぞれのソース端子及びドレイン端
子により互いに直列に接続されている。第１のトランジ
スタＭ１のゲート端子は第１の抵抗Ｒ１と第２の抵抗Ｒ
２との接続点に接続され、第４のトランジスタＭ４のゲ
ート端子は第２の抵抗Ｒ２と第３の抵抗Ｒ３との接続点
に接続されている。
ことにより提供される既知の第１の解決策が回路図で示
されている。図１に示した電圧調整器は、プログラミン
グ電圧ラインＶPPとグランドの間に接続された３個の抵
抗Ｒ1，Ｒ2及びＲ3から成る抵抗分圧器を備えている。
これら抵抗と並列に一群（４個）のＭＯＳトランジスタ
Ｍ１ないしＭ４がそれぞれのソース端子及びドレイン端
子により互いに直列に接続されている。第１のトランジ
スタＭ１のゲート端子は第１の抵抗Ｒ１と第２の抵抗Ｒ
２との接続点に接続され、第４のトランジスタＭ４のゲ
ート端子は第２の抵抗Ｒ２と第３の抵抗Ｒ３との接続点
に接続されている。
【００１１】ビット・ラインＢＬに印加された電圧は、
ゲート端子とドレイン端子が短絡されたダイオード構成
で回路中に挿入された第２のトランジスタＭ２のゲート
端子に取り出される。書き込み用の第１の選択トランジ
スタＭ６及び第２の選択トランジスタＭ７が有るので、
負のレベル変換が無ければ、上述した電圧は実際にはビ
ット・ラインＢＬに印加される。
ゲート端子とドレイン端子が短絡されたダイオード構成
で回路中に挿入された第２のトランジスタＭ２のゲート
端子に取り出される。書き込み用の第１の選択トランジ
スタＭ６及び第２の選択トランジスタＭ７が有るので、
負のレベル変換が無ければ、上述した電圧は実際にはビ
ット・ラインＢＬに印加される。
【００１２】幾つかの観点から利点は有るが、この第１
の解決策は必ずしも有効ではなく或る種の欠点を呈す
る。上述したように、メモリ・セルによって吸収される
プログラミング電流は、生産中にどうしても避けられな
い固有の変動のために集積回路毎に変わり得る。プログ
ラミング電流は、回路が作動される周囲条件でも変わり
得る。
の解決策は必ずしも有効ではなく或る種の欠点を呈す
る。上述したように、メモリ・セルによって吸収される
プログラミング電流は、生産中にどうしても避けられな
い固有の変動のために集積回路毎に変わり得る。プログ
ラミング電流は、回路が作動される周囲条件でも変わり
得る。
【００１３】もしビット・ラインＢＬ従って電圧調整器
の出力段を通って流れる電流が実際には設計時のものと
違っているならば、ビット・ラインＢＬでの電圧も所望
の電圧と違う。加うるに、プログラミング中セルの閾値
電圧が徐々に上昇しがちであるので、セルによって吸収
される電流は時間の経過につれて減少する。上述した回
路では、電圧調整が平均プログラミング電流に基づいて
いるので、着実に良い結果が得られるとは限らない。
の出力段を通って流れる電流が実際には設計時のものと
違っているならば、ビット・ラインＢＬでの電圧も所望
の電圧と違う。加うるに、プログラミング中セルの閾値
電圧が徐々に上昇しがちであるので、セルによって吸収
される電流は時間の経過につれて減少する。上述した回
路では、電圧調整が平均プログラミング電流に基づいて
いるので、着実に良い結果が得られるとは限らない。
【００１４】既知技術の第２の解決策は、図２に示さ
れ、ドレイン電圧がいわゆるソース・ホロワで供給さ
れ、そしてこのソース・ホロワが適当な帰還演算増幅器
で制御される。この第２の解決策でさえ欠点をなくせな
い。特に、この回路は、ビット・ラインＢＬの容量を増
大するので、読み出し動作が遅いことが分かった。その
上、セルの寸法特にその実際の長さが短くなると、ドレ
イン電圧の変動範囲により精密な制限がいつも課せら
れ、そしてこれがメモリ回路全体の信頼性及び性能を妥
協させることが分かった。
れ、ドレイン電圧がいわゆるソース・ホロワで供給さ
れ、そしてこのソース・ホロワが適当な帰還演算増幅器
で制御される。この第２の解決策でさえ欠点をなくせな
い。特に、この回路は、ビット・ラインＢＬの容量を増
大するので、読み出し動作が遅いことが分かった。その
上、セルの寸法特にその実際の長さが短くなると、ドレ
イン電圧の変動範囲により精密な制限がいつも課せら
れ、そしてこれがメモリ回路全体の信頼性及び性能を妥
協させることが分かった。
【００１５】
【発明が解決しようとする課題】この発明の基礎をなす
技術的問題は、生産中の変動を最適に追求するような電
圧を出力側で定期的にビット・ラインに供給する電圧調
整器を考えることである。換言すれば、この発明の目的
は、メモリ・セルの実際の長さに適合し、付加的な回路
を導入することを避け且つ現在の解決策の諸制限を打破
できる電圧調整器を考えることである。
技術的問題は、生産中の変動を最適に追求するような電
圧を出力側で定期的にビット・ラインに供給する電圧調
整器を考えることである。換言すれば、この発明の目的
は、メモリ・セルの実際の長さに適合し、付加的な回路
を導入することを避け且つ現在の解決策の諸制限を打破
できる電圧調整器を考えることである。
【００１６】
【課題を解決するための手段】この発明の基礎をなす解
決策は、電圧調整器中に、セル・ゲートを構成する材料
の抵抗率を利用することによりメモリ・セルの実際の長
さＬで変わる分圧器を挿入することである。この解決策
に基づき、技術的問題は、上述して特許請求の範囲の特
徴部分に規定されたタイプの電圧調整器によって解決さ
れる。
決策は、電圧調整器中に、セル・ゲートを構成する材料
の抵抗率を利用することによりメモリ・セルの実際の長
さＬで変わる分圧器を挿入することである。この解決策
に基づき、技術的問題は、上述して特許請求の範囲の特
徴部分に規定されたタイプの電圧調整器によって解決さ
れる。
【００１７】
【実施例】この発明に係る電圧調整器の特徴及び利点
は、添付図面に一例として示された一実施例についての
以下の説明から明らかになろう。図において、１は少な
くとも１個の電気的にプログラマブルな不揮発性メモリ
・セル２例えばフラッシュ・セルのためのプログラミン
グ回路を全体として示す回路図である。メモリ・セル２
は、同じタイプの他のメモリ・セルと共に、浮遊ゲート
Ｇを有し且つ制御ゲートと名付けられた他のゲートＣＧ
も有するＭＯＳトランジスタで提供される。メモリ・セ
ル２は、列に配置され、それぞれのソース端子Ｓが全て
の同一の基準電圧例えば信号グランドＧＮＤに接続され
そしてそれぞれのドレイン端子Ｄがいわゆるビット・ラ
イン５へ一緒に接続されている。
は、添付図面に一例として示された一実施例についての
以下の説明から明らかになろう。図において、１は少な
くとも１個の電気的にプログラマブルな不揮発性メモリ
・セル２例えばフラッシュ・セルのためのプログラミン
グ回路を全体として示す回路図である。メモリ・セル２
は、同じタイプの他のメモリ・セルと共に、浮遊ゲート
Ｇを有し且つ制御ゲートと名付けられた他のゲートＣＧ
も有するＭＯＳトランジスタで提供される。メモリ・セ
ル２は、列に配置され、それぞれのソース端子Ｓが全て
の同一の基準電圧例えば信号グランドＧＮＤに接続され
そしてそれぞれのドレイン端子Ｄがいわゆるビット・ラ
イン５へ一緒に接続されている。
【００１８】ビット・ライン５には、このビット・ライ
ン５を選択するために互いに直列に接続された一対のＭ
ＯＳトランジスタＭＢ及びＭＷが接続されている。
ン５を選択するために互いに直列に接続された一対のＭ
ＯＳトランジスタＭＢ及びＭＷが接続されている。
【００１９】プログラミング回路１は、この発明によっ
て設計され、メモリ・セル２のプログラミング中そのド
レイン電圧Ｖｄを調整するための電圧調整器３を備えて
いる。このため、電圧調整器３は、演算増幅器ＡVによ
って提供され且つ例えば単位利得を有する利得段、及び
この利得段と縦続接続されたソース・ホロワ段を備えて
いる。このソース・ホロワ段は定電流発生器ＩBによっ
て極性が与えられるＭＯＳトランジスタＭOUTから成
る。演算増幅器ＡVは非反転入力端子を有し、この非反
転入力端子には、ビット・ライン５から成る負荷に供給
するために、電圧調整器３の出力側で反復されるべき電
圧ＶREFが印加される。出力端子Ｕは演算増幅器ＡVの反
転入力端子に帰還接続されている。
て設計され、メモリ・セル２のプログラミング中そのド
レイン電圧Ｖｄを調整するための電圧調整器３を備えて
いる。このため、電圧調整器３は、演算増幅器ＡVによ
って提供され且つ例えば単位利得を有する利得段、及び
この利得段と縦続接続されたソース・ホロワ段を備えて
いる。このソース・ホロワ段は定電流発生器ＩBによっ
て極性が与えられるＭＯＳトランジスタＭOUTから成
る。演算増幅器ＡVは非反転入力端子を有し、この非反
転入力端子には、ビット・ライン５から成る負荷に供給
するために、電圧調整器３の出力側で反復されるべき電
圧ＶREFが印加される。出力端子Ｕは演算増幅器ＡVの反
転入力端子に帰還接続されている。
【００２０】上述した電圧ＶREFは、一連の抵抗Ｒ1，Ｒ
2及びＲ3から成る抵抗分圧器６でプログラミング電圧Ｖ
PPを分圧することにより得られる。一連の抵抗Ｒ1，Ｒ2
及びＲ3は、プログラミング電圧端子ＶPPと信号グラン
ドの間に挿入される。都合の良いことには、この発明に
よれば、電圧調整器３は、メモリ・セル２の電気長Ｌへ
出力電圧を適合させる少なくとも１個の回路素子を備え
ている。ここに説明する実施例では、上述した回路素子
がメモリ・セル２の長さＬで変わる抵抗率を有する抵抗
Ｒ1，Ｒ2及びＲ3から成る抵抗分圧器６である。
2及びＲ3から成る抵抗分圧器６でプログラミング電圧Ｖ
PPを分圧することにより得られる。一連の抵抗Ｒ1，Ｒ2
及びＲ3は、プログラミング電圧端子ＶPPと信号グラン
ドの間に挿入される。都合の良いことには、この発明に
よれば、電圧調整器３は、メモリ・セル２の電気長Ｌへ
出力電圧を適合させる少なくとも１個の回路素子を備え
ている。ここに説明する実施例では、上述した回路素子
がメモリ・セル２の長さＬで変わる抵抗率を有する抵抗
Ｒ1，Ｒ2及びＲ3から成る抵抗分圧器６である。
【００２１】この発明によれば、同一材料のうちでメモ
リ・セル２のゲート端子が作られる部分を使用し従って
上記材料の内部抵抗率を利用することにより、抵抗分圧
器６は都合良く提供される。ゲート端子はその典型例が
ｎ＋ドープされたポリシリコン又はシリサイドから成る
が、このアイデアはゲートの具体例用の他の技術例えば
ｐ＋ドープされたポリシリコンの利用にまで拡張でき
る。
リ・セル２のゲート端子が作られる部分を使用し従って
上記材料の内部抵抗率を利用することにより、抵抗分圧
器６は都合良く提供される。ゲート端子はその典型例が
ｎ＋ドープされたポリシリコン又はシリサイドから成る
が、このアイデアはゲートの具体例用の他の技術例えば
ｐ＋ドープされたポリシリコンの利用にまで拡張でき
る。
【００２２】抵抗分圧器即ち可変分圧器６のもっと一般
的な形態は図４に示されており、この図４の抵抗分圧器
６はＮ個の抵抗Ｒ1，Ｒ2，・・・・ＲNを備え、その各
々が並列のＭ個の抵抗ｒN1，ｒN2，・・・・ｒNMから成
り、Ｍの値がＮの値に基づいて選ばれる。全部の抵抗ｒ
NMは、長さＬNM及び幅ＷNMを有するｎ＋ドープされたポ
リシリコンの１区間によって提供される。全抵抗ｒNMの
値は材料部分の幅ＷNで変わり、この幅ＷNは適切に設定
された量Ｄに応じて設計寸法より大きく又は小さくする
ことができる。
的な形態は図４に示されており、この図４の抵抗分圧器
６はＮ個の抵抗Ｒ1，Ｒ2，・・・・ＲNを備え、その各
々が並列のＭ個の抵抗ｒN1，ｒN2，・・・・ｒNMから成
り、Ｍの値がＮの値に基づいて選ばれる。全部の抵抗ｒ
NMは、長さＬNM及び幅ＷNMを有するｎ＋ドープされたポ
リシリコンの１区間によって提供される。全抵抗ｒNMの
値は材料部分の幅ＷNで変わり、この幅ＷNは適切に設定
された量Ｄに応じて設計寸法より大きく又は小さくする
ことができる。
【００２３】上記量Ｄは、過又は不足リソグラフィク露
光、侵された形状(attack profile)の傾斜の変動などの
ような差を処理するのに結合される。抵抗ＲNの値さ
え、実施例で得られた寸法と設計時の寸法との差Ｄに依
存する。この依存性を例示するために、表記ｒNM（Ｄ）
及びＲNM（Ｄ）を使用する。
光、侵された形状(attack profile)の傾斜の変動などの
ような差を処理するのに結合される。抵抗ＲNの値さ
え、実施例で得られた寸法と設計時の寸法との差Ｄに依
存する。この依存性を例示するために、表記ｒNM（Ｄ）
及びＲNM（Ｄ）を使用する。
【００２４】この抵抗分圧器６の最も簡単な例は一連の
わずか２個の抵抗ＲNM（ただしＮ＝２である）そしてそ
の各々は唯一の抵抗ｒNM（ただしＭ＝１）で提供され
る。この例は、この発明に関する限り非制限例として図
５のＡに略図で示されている。図５のＡにおいて、可変
基準電圧Ｖ（Ｄ）は、第１の抵抗Ｒ１（Ｄ）と第２の抵
抗Ｒ２（Ｄ）の中間のノードＮ1から取り出され、メモ
リ・セルの実際の長さＬに応じて変わる。これら抵抗Ｒ
NMは実際には種々の方法で得ることができる。
わずか２個の抵抗ＲNM（ただしＮ＝２である）そしてそ
の各々は唯一の抵抗ｒNM（ただしＭ＝１）で提供され
る。この例は、この発明に関する限り非制限例として図
５のＡに略図で示されている。図５のＡにおいて、可変
基準電圧Ｖ（Ｄ）は、第１の抵抗Ｒ１（Ｄ）と第２の抵
抗Ｒ２（Ｄ）の中間のノードＮ1から取り出され、メモ
リ・セルの実際の長さＬに応じて変わる。これら抵抗Ｒ
NMは実際には種々の方法で得ることができる。
【００２５】不揮発性メモリ・セル２はいわゆる２重ポ
リシリコン・レベル・タイプである。基本的には、メモ
リ・セル２の心臓部は、多結晶シリコン層Ｓ１によって
提供された浮遊ゲートＧを有するＭＯＳトランジスタで
ある。浮遊ゲートＧの上方には、重畳されたポリシリコ
ン及びシリサイド層Ｓ２によって提供された制御ゲート
ＣＧが設けられている。制御ゲートＣＧは、中間の誘電
体層Ｓ３によって浮遊ゲートＧと容量結合される。制御
ゲートＣＧは、同一のライン又はワード・ラインを構成
する総てのセルに共通である。
リシリコン・レベル・タイプである。基本的には、メモ
リ・セル２の心臓部は、多結晶シリコン層Ｓ１によって
提供された浮遊ゲートＧを有するＭＯＳトランジスタで
ある。浮遊ゲートＧの上方には、重畳されたポリシリコ
ン及びシリサイド層Ｓ２によって提供された制御ゲート
ＣＧが設けられている。制御ゲートＣＧは、中間の誘電
体層Ｓ３によって浮遊ゲートＧと容量結合される。制御
ゲートＣＧは、同一のライン又はワード・ラインを構成
する総てのセルに共通である。
【００２６】抵抗分圧器を提供するために、従ってメモ
リ・マトリクスのワード・ライン・セルのゲートを構成
する導電体層を使用することが可能である。都合の良い
ことには、故意に導入され且つ以後ダミー・ワード・ラ
インと呼ばれるワード・ラインが適切に使用される。メ
モリ構造中に故意に挿入され且つ例えば安全のために設
けられたいわゆる冗長ラインに似ている過冗長セルのラ
インがある。使用されるダミー・ワード・ラインは適切
な相対幅及び長さＷ1，Ｗ2を持たなければならない。
リ・マトリクスのワード・ライン・セルのゲートを構成
する導電体層を使用することが可能である。都合の良い
ことには、故意に導入され且つ以後ダミー・ワード・ラ
インと呼ばれるワード・ラインが適切に使用される。メ
モリ構造中に故意に挿入され且つ例えば安全のために設
けられたいわゆる冗長ラインに似ている過冗長セルのラ
インがある。使用されるダミー・ワード・ラインは適切
な相対幅及び長さＷ1，Ｗ2を持たなければならない。
【００２７】抵抗分圧器Ｒ1，・・・・ＲNMは、図６に
示したようにダミー・ワード・ライン・セルの制御ゲー
トＣＧのポリシリコン及びシリサイド導電体層Ｓ２によ
って提供される。同様に、図７に示したようにセル浮遊
ゲートＧを構成するポリシリコン導電体層Ｓ１を使用す
ることが可能である。この場合には、使用されたダミー
・ワード・ラインの下にある第１のポリシリコン層Ｓ１
の構造は完全でなければならない。
示したようにダミー・ワード・ライン・セルの制御ゲー
トＣＧのポリシリコン及びシリサイド導電体層Ｓ２によ
って提供される。同様に、図７に示したようにセル浮遊
ゲートＧを構成するポリシリコン導電体層Ｓ１を使用す
ることが可能である。この場合には、使用されたダミー
・ワード・ラインの下にある第１のポリシリコン層Ｓ１
の構造は完全でなければならない。
【００２８】この解決策は、第１のポリシリコン層Ｓ１
でコンタクトを提供できる製造方法を使用できるので、
最小電流の吸収を確保するものである。事実、第１のポ
リシリコン層Ｓ１はその典型例では第２のポリシリコン
及びシリサイド層Ｓ２よりもはるかに高い固有抵抗値を
持つ。
でコンタクトを提供できる製造方法を使用できるので、
最小電流の吸収を確保するものである。事実、第１のポ
リシリコン層Ｓ１はその典型例では第２のポリシリコン
及びシリサイド層Ｓ２よりもはるかに高い固有抵抗値を
持つ。
【００２９】この構成では、抵抗分圧器６と直列にＭＯ
Ｓトランジスタを接続することも容易である。なお、こ
のＭＯＳトランジスタは、抵抗分圧器６の抵抗値に比べ
ると無視し得る抵抗値を有し且つメモリ・チップの全吸
収が最小例えば待機状況又はディープ・パワー・ダウン
（deep power down）状況になければならない場合にプ
ログラミング電圧（ＶPP）とグランド基準電圧（ＧＮ
Ｄ）との間のパスを切るために使用される。
Ｓトランジスタを接続することも容易である。なお、こ
のＭＯＳトランジスタは、抵抗分圧器６の抵抗値に比べ
ると無視し得る抵抗値を有し且つメモリ・チップの全吸
収が最小例えば待機状況又はディープ・パワー・ダウン
（deep power down）状況になければならない場合にプ
ログラミング電圧（ＶPP）とグランド基準電圧（ＧＮ
Ｄ）との間のパスを切るために使用される。
【００３０】第３の例は、上述した２つの解決策を使用
して、ダミー・ワード・ラインの第１のポリシリコン層
Ｓ１と第２のポリシリコン層Ｓ２とを短絡させること、
及び図８に示したように両層により抵抗Ｒ1，・・・
・，ＲNMを提供することから成る。これら解決策は、デ
バイスのメモリ・セルのマトリクス中にダミー・ワード
・ラインを使用することにより提供され得る。この技術
は、或る制限された数のダミー・ワード・ラインを利用
するので、スペースの点で有利である。
して、ダミー・ワード・ラインの第１のポリシリコン層
Ｓ１と第２のポリシリコン層Ｓ２とを短絡させること、
及び図８に示したように両層により抵抗Ｒ1，・・・
・，ＲNMを提供することから成る。これら解決策は、デ
バイスのメモリ・セルのマトリクス中にダミー・ワード
・ラインを使用することにより提供され得る。この技術
は、或る制限された数のダミー・ワード・ラインを利用
するので、スペースの点で有利である。
【００３１】別法して、上述したダミー・ワード・ライ
ンは、専用の区域にてセル・マトリクスの外側にも提供
され得る。抵抗分圧器６が得られる実施方法がどうであ
れ、１つ以上の基準電圧を発生するのに固定された電圧
（典型例ではＶPP）分圧を使用する、電圧調整器３の使
用に何等の制限もない。
ンは、専用の区域にてセル・マトリクスの外側にも提供
され得る。抵抗分圧器６が得られる実施方法がどうであ
れ、１つ以上の基準電圧を発生するのに固定された電圧
（典型例ではＶPP）分圧を使用する、電圧調整器３の使
用に何等の制限もない。
【００３２】図３に提案された不揮発性メモリ・デバイ
ス中の少なくとも１個のメモリ・セルのプログラミング
電圧Ｖｄの電圧調整器３の構造は、この発明の範囲内で
変更することができる。しかしながら、電圧調整器３
は、固定されたプログラミング電圧ＶPPが供給され且つ
このプログラミング電圧のための抵抗分圧器６に接続さ
れた入力端子及び少なくとも１個のメモリ・セルのプロ
グラミング・ラインＶｄに接続された出力端子を有する
利得段を含む。
ス中の少なくとも１個のメモリ・セルのプログラミング
電圧Ｖｄの電圧調整器３の構造は、この発明の範囲内で
変更することができる。しかしながら、電圧調整器３
は、固定されたプログラミング電圧ＶPPが供給され且つ
このプログラミング電圧のための抵抗分圧器６に接続さ
れた入力端子及び少なくとも１個のメモリ・セルのプロ
グラミング・ラインＶｄに接続された出力端子を有する
利得段を含む。
【００３３】図９ないし図１１は、この発明に係る電圧
調整器の他の実施例を示す回路図である。この発明に係
る可変抵抗としてのダミー・ゲートの使用は、既知の解
決策の諸問題を打破するために、抵抗分圧器６の抵抗で
のセル・ゲート寸法の変動の最も完全な一致を確保す
る。事実、ポリシリコンの固有抵抗値の変動が中間のノ
ードでの電位を変えないような態様で、抵抗ＲNM（Ｄ）
は同一材料で作られた並列の抵抗ｒNM（Ｄ）から得られ
る。
調整器の他の実施例を示す回路図である。この発明に係
る可変抵抗としてのダミー・ゲートの使用は、既知の解
決策の諸問題を打破するために、抵抗分圧器６の抵抗で
のセル・ゲート寸法の変動の最も完全な一致を確保す
る。事実、ポリシリコンの固有抵抗値の変動が中間のノ
ードでの電位を変えないような態様で、抵抗ＲNM（Ｄ）
は同一材料で作られた並列の抵抗ｒNM（Ｄ）から得られ
る。
【００３４】更に、この発明に係る電圧調整器３のサイ
ジングは、電圧調整器が純抵抗性の分圧器６を備え且つ
付加回路を必要としないので、非常に簡単である。具体
的には、メモリ・セル２のドレイン端子にはセル手段の
実際の長さに応じて変わるドレイン電圧が印加され、こ
のドレイン電圧は広い範囲で変わり得る実際の長さを持
つセルを作動でき、従ってメモリ回路の性能、融通性及
び信頼性を改善する。
ジングは、電圧調整器が純抵抗性の分圧器６を備え且つ
付加回路を必要としないので、非常に簡単である。具体
的には、メモリ・セル２のドレイン端子にはセル手段の
実際の長さに応じて変わるドレイン電圧が印加され、こ
のドレイン電圧は広い範囲で変わり得る実際の長さを持
つセルを作動でき、従ってメモリ回路の性能、融通性及
び信頼性を改善する。
【００３５】
【発明の効果】要するに、この発明に係る電圧調整器の
主な利点は、電圧（その値が定期的且つ適切にメモリ・
セルの寸法に適応される）を出力側に供給することであ
る。従って、電圧調整器は、電気的にプログラマブルな
不揮発性メモリのビット・ラインへ電力を供給するのに
特に適している。
主な利点は、電圧（その値が定期的且つ適切にメモリ・
セルの寸法に適応される）を出力側に供給することであ
る。従って、電圧調整器は、電気的にプログラマブルな
不揮発性メモリのビット・ラインへ電力を供給するのに
特に適している。
【図１】既知技術によって得られた電圧調整器を含むプ
ログラミング回路の回路図である。
ログラミング回路の回路図である。
【図２】既知タイプの他の電圧調整器を含むプログラミ
ング回路の回路図である。
ング回路の回路図である。
【図３】この発明に係る電圧調整器の第１の実施例の回
路図である。
路図である。
【図４】図３の電圧調整器の細部の回路図である。
【図５】Ａは図４の具体例の細部の回路図であり、そし
てＢは図５Ａの細部の構成図である。
てＢは図５Ａの細部の構成図である。
【図６】図３の電圧調整器の細部が提供される集積され
た半導体メモリ回路の一部の拡大断面図である。
た半導体メモリ回路の一部の拡大断面図である。
【図７】拡大断面図の他の例を示す図である。
【図８】拡大断面図の更に他の例を示す図である。
【図９】この発明に係る電圧調整器の他の実施例の一例
を示す回路図である。
を示す回路図である。
【図１０】この発明に係る電圧調整器の他の例を示す回
路図である。
路図である。
【図１１】上述した他の実施例の更に他の例を示す回路
図である。
図である。
１ プログラミング回路 ２ メモリ・セル ３ 電圧調整器 ５ ビット・ライン ６ 抵抗分圧器 ＶPP プログラミング電圧 Ｒ1，Ｒ2，Ｒ3 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュリオ・カサグランデ イタリア国、20041 アグラーテ・ブリア ンツァ、ヴィア・チ・オリヴェッティ ２、ケア・オブ・エスジーエス−トムソ ン・マイクロエレクトロニクス・ソチエ タ・ア・レスポンサビリタ・リミタータ
Claims (8)
- 【請求項１】 プログラミング電圧(VPP)が供給され且
つこのプログラミング電圧(VPP)の分圧器(6)に接続され
た入力端子及び少なくとも１個のメモリ・セル(2)のプ
ログラミング・ライン(5)に接続された出力端子(U)を有
する利得段を備えたタイプの電気的にプログラマブルな
不揮発性半導体メモリ・デバイス用電圧調整器(3)にお
いて、 前記メモリ・セル(2)の長さ(L)に基づいてプログラミン
グ・ライン電圧(5)を適合させることができる少なくと
も１個の回路素子(4)を備えたことを特徴とする電圧調
整器。 - 【請求項２】 前記回路素子(4)がプログラミング電圧
(VPP)の分圧器(6)であり且つ可変抵抗値を持つ抵抗(R1,
R2,・・・・,RNM)を備えていることを特徴とする請求項１の
電圧調整器。 - 【請求項３】 前記抵抗(R1,R2,・・・・,RNM)が、前記メモ
リ・セル(2)の長さ(L)と相関された抵抗率値を有するこ
とを特徴とする請求項２の電圧調整器。 - 【請求項４】 前記抵抗(R1,R2,・・・・,RNM)が、前記メモ
リ・デバイスに組み込まれたワード・ラインの前記メモ
リ・セル(2)のコマンド・ゲート(CG)を形成するポリシ
リコン及びシリサイドの第２層(S2)に提供されることを
特徴とする請求項２の電圧調整器。 - 【請求項５】 前記抵抗(R1,R2,・・・・,RNM)が、前記メモ
リ・デバイスに組み込まれたワード・ラインの前記メモ
リ・セル(2)の浮遊ゲート(G)を形成するポリシリコンの
第１層(S1)に提供されることを特徴とする請求項２の電
圧調整器。 - 【請求項６】 前記第１層(S1)と前記第２層(S2)が互い
に短絡されることを特徴とする請求項４又は５の電圧調
整器。 - 【請求項７】 前記メモリ・デバイスがセル・マトリク
スを備えた請求項４ないし６のいずれかにおいて、前記
抵抗が前記セル・マトリクスの内側で前記メモリ・デバ
イスに組み込まれたダミー・ワード・ラインに提供され
ることを特徴とする電圧調整器。 - 【請求項８】 前記メモリ・デバイスがセル・マトリク
スを備えた請求項４ないし６のいずれかにおいて、前記
抵抗が前記セル・マトリクスの外側で前記メモリ・デバ
イスに組み込まれたダミー・ワード・ラインに提供され
ることを特徴とする電圧調整器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT93830543.0 | 1993-12-31 | ||
| EP93830543A EP0661716B1 (en) | 1993-12-31 | 1993-12-31 | Voltage regulator for non-volatile semiconductor memory devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07220491A true JPH07220491A (ja) | 1995-08-18 |
| JP2733030B2 JP2733030B2 (ja) | 1998-03-30 |
Family
ID=8215300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325654A Expired - Lifetime JP2733030B2 (ja) | 1993-12-31 | 1994-12-27 | 電圧調整器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5576990A (ja) |
| EP (1) | EP0661716B1 (ja) |
| JP (1) | JP2733030B2 (ja) |
| DE (1) | DE69325714T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009075130A1 (en) * | 2007-12-10 | 2009-06-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device and memory cell voltage application method |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3712083B2 (ja) * | 1995-11-28 | 2005-11-02 | 株式会社ルネサステクノロジ | 内部電源電位供給回路及び半導体装置 |
| FR2718273B1 (fr) * | 1994-03-31 | 1996-05-24 | Sgs Thomson Microelectronics | Mémoire intégrée avec circuit de maintien de la tension de colonne. |
| EP0766255B1 (en) * | 1995-09-29 | 2000-01-26 | STMicroelectronics S.r.l. | Parallel programming method of memory words and corresponding circuit |
| DE69631752D1 (de) * | 1996-04-05 | 2004-04-08 | St Microelectronics Srl | Versorgungsspannungsschaltung für Speicheranordnungen |
| DE69628908D1 (de) * | 1996-04-05 | 2003-08-07 | St Microelectronics Srl | Spannungsregler zum Programmieren nichtflüchtiger Speicherzellen |
| JPH1083689A (ja) * | 1996-09-10 | 1998-03-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6147908A (en) * | 1997-11-03 | 2000-11-14 | Cypress Semiconductor Corp. | Stable adjustable programming voltage scheme |
| IT1296486B1 (it) * | 1997-11-21 | 1999-06-25 | Ses Thomson Microelectronics S | Regolatore di tensione per circuiti di memoria a singola tensione di alimentazione, in particolare per memorie di tipo flash. |
| EP1324345A1 (en) * | 2001-12-27 | 2003-07-02 | STMicroelectronics S.r.l. | Single supply voltage, nonvolatile memory device with cascoded column decoding |
| US20040062123A1 (en) * | 2002-09-27 | 2004-04-01 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device able to detect test mode |
| EP1435623B1 (en) * | 2002-12-30 | 2008-06-04 | STMicroelectronics S.r.l. | Stabilisation method of the drain voltage in non-volatile multilevel memory cells and relating memory device |
| DE60323202D1 (de) * | 2003-02-21 | 2008-10-09 | St Microelectronics Srl | Phasenwechselspeicheranordnung |
| US7123517B2 (en) * | 2004-10-07 | 2006-10-17 | International Business Machines Corporation | Reprogrammable integrated circuit (IC) with overwritable nonvolatile storage |
| US7154794B2 (en) * | 2004-10-08 | 2006-12-26 | Lexmark International, Inc. | Memory regulator system with test mode |
| KR100784863B1 (ko) * | 2006-11-23 | 2007-12-14 | 삼성전자주식회사 | 향상된 프로그램 성능을 갖는 플래시 메모리 장치 및그것의 프로그램 방법 |
| US7639067B1 (en) | 2006-12-11 | 2009-12-29 | Altera Corporation | Integrated circuit voltage regulator |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
| JPH025279A (ja) * | 1988-01-05 | 1990-01-10 | Commiss Energ Atom | ハイブリッド技術用磁気バブルメモリ |
| JPH06223584A (ja) * | 1993-01-22 | 1994-08-12 | Nec Corp | 不揮発性半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4875188A (en) * | 1988-01-12 | 1989-10-17 | Intel Corporation | Voltage margining circuit for flash eprom |
| US4858186A (en) * | 1988-01-12 | 1989-08-15 | Intle Corporation | A circuit for providing a load for the charging of an EPROM cell |
| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| FR2682802B1 (fr) * | 1991-10-18 | 1993-12-03 | Sgs Thomson Microelectronics Sa | Dispositif pour generer une tension de programmation d'une memoire permanente programmable, notamment de type eprom, procede et memoire s'y rapportant. |
-
1993
- 1993-12-31 EP EP93830543A patent/EP0661716B1/en not_active Expired - Lifetime
- 1993-12-31 DE DE69325714T patent/DE69325714T2/de not_active Expired - Fee Related
-
1994
- 1994-12-27 JP JP6325654A patent/JP2733030B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-03 US US08/367,538 patent/US5576990A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
| JPH025279A (ja) * | 1988-01-05 | 1990-01-10 | Commiss Energ Atom | ハイブリッド技術用磁気バブルメモリ |
| JPH06223584A (ja) * | 1993-01-22 | 1994-08-12 | Nec Corp | 不揮発性半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009075130A1 (en) * | 2007-12-10 | 2009-06-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device and memory cell voltage application method |
| US8467225B2 (en) | 2007-12-10 | 2013-06-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device and memory cell voltage application method |
| US8724371B2 (en) | 2007-12-10 | 2014-05-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device and memory cell voltage application method |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69325714T2 (de) | 2000-03-02 |
| DE69325714D1 (de) | 1999-08-26 |
| EP0661716B1 (en) | 1999-07-21 |
| US5576990A (en) | 1996-11-19 |
| EP0661716A1 (en) | 1995-07-05 |
| JP2733030B2 (ja) | 1998-03-30 |
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