JPH07147283A - 集積回路のスピンオン電導体の生成プロセス - Google Patents

集積回路のスピンオン電導体の生成プロセス

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JPH07147283A
JPH07147283A JP6166462A JP16646294A JPH07147283A JP H07147283 A JPH07147283 A JP H07147283A JP 6166462 A JP6166462 A JP 6166462A JP 16646294 A JP16646294 A JP 16646294A JP H07147283 A JPH07147283 A JP H07147283A
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Abstract

(57)【要約】 【目的】 本発明は、ヴァイアホール１２およびコンタ
クトホールの充填等に利用する、非平坦な基板の平坦化
の方法を提供するものである。 【構成】 本方法は液体に懸濁させた導体材料の懸濁液
を基板上に拡大させる。懸濁液は、好ましくは重合させ
た錫アルコキシドまたはインジウムアルコキシドの粒子
を含有する有機金属材料を含む。キャリアー液および有
機グループを焼き付けおよび過熱乾燥により除去するこ
とにより、電導性材料１３-１５を基板上に層状に析出
させる。この層は厚めの領域と薄めの領域とを有する、
基板よりも平坦な層である。比較的簡単なエッチングス
テップにより、厚さの薄い領域から電導性材料を除去す
ることができ、後に残る材料がヴァイアホールまたはコ
ンタクトホールを充填する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体生成プロセスに関
し、特に電導体レベル（conductive levels）を生成す
る際の平坦化を含むプロセスに関する。
【０００２】
【従来の技術】通常の製造プロセスはシリコン基板上に
アクティブデバイスを形成してからいくつかの電導体レ
ベルを用いてこれらデバイスを相互接続する。絶縁層が
これら電導体レベルを分離し、コンタクトホール（ヴァ
イア（via）あるいはヴァイアホール（via holes）とも
いう）が一電導体レベルを別の電導体レベルへの相互接
続を可能にしている。
【０００３】電導体レベルを形成する方法はしばしば、
デバイス表面が平らでないときは困難が伴う堆積または
フォトリトグラフ的技術に依存している。例えばウェー
ハが平坦でないと、広範囲にわたり焦点のあったパター
ン付けを単一レベルに行うことができず、このためフォ
トグラフィックプロセスの一様牲および反復性が低下す
る。
【０００４】多重レベルの金属的相互接続を使用するデ
バイス平坦化の公知方法の一つは、タングステンＷのよ
うな屈折牲金属を堆積させてからエッチバック（etchba
ck）プロセスを行い、コンタクトホールまたはヴァイア
ホール内にタングステン「プラグ」を形成する。
【０００５】この方法は成功裏に使用されているが、屈
折牲金属を使用することに関わる固有の欠点がいくつか
ある。第一にヴァイアホールまたはコンタクトホールの
直径の通常１．０ないし１．２倍の厚さのタングステン
の厚い堆積層が必要であり、かつウェーハ表面からタン
グステンの大部分を除去する長いエッチングが必要であ
る。第二に、タングステンが表面から除去されるときに
当該バリアー材料（barrier material）がホールの側
部で露出される。もしもタングステンのエッチ速度がパ
リアー材料のエッチ速度よりも小さいと、ヴァイアホー
ルの側部に沿って存在するバリアー材料が除去されてボ
イド（void, 空隙）を残す。第三の不利点はタングステ
ンがグレーン成長によって堆積されること、および最終
的なタングステンフィルムが個々のグレーンの結合体で
構成されることに由来する。気体タングステンはタング
ステングレーンの結合壁の上方を覆って壁の間に綴じ目
を形成する前にヴァイアの底部にまで拡散することがで
きないであろう。
【０００６】アルミニウムのリフロー（reflow）のよう
な他の方法が所望の平坦化達成のために使用されてきた
が、これらの方法もいくつかの欠点を有する。第一にア
ルミニウムリフローは、もしも下方の相互接続層がアル
ミニウムを使用するときは使用することができない。そ
の理由はリフローはウェーハをアルミニウムの融点（＞
５００°Ｃ）以上に加熱する必要があるからである。第
二にアルミニウムリフロープロセスは、制御することが
困難であり、狭い温度ウインドウ内でウェーハ全体に非
常に一様な加熱および冷却を必要とするからである。第
三に上にアルミニウムを堆積する誘電体フィルムを、堆
積に先立ち熱ステップにより脱水しなければならない。
第四に、ジャンクション（接合部）におけるスパイキン
グを防止するために利用するバリアー層（錫、タングス
テン化錫（ＴｉＷ）、あるいはタングステンＷ）が、ア
ルミニウムリフロー堆積に使用する高温に耐える必要が
ある。第五に、最終的なアルミニウムの厚さ（これはホ
ールの直径の１．０ないし１．５倍である）が、相互接
続部多重レベル生成の標準的プロセスで使用される厚さ
より厚い。
【０００７】したがって上記のプロセスに関する総てま
たはいくつかの限界を解決する別のデバイス平坦化法が
本技術に携わる研究者の間で探求され続けている。
【０００８】
【発明が解決しようとする課題】本発明の課題は、多重
電導体レベルの形成期間中に基板を平坦化する方法を与
えることである。
【０００９】本発明の別の課題は、基板に電導性材料を
堆積させ、その場合、電導性材料が基板の平坦化を果た
すのみならず基板上に形成される任意の電導体レベルの
一部となるようにする方法を与えることである。
【００１０】本発明の別の課題は、本発明の平坦化およ
び相互接続の方法を使用した単一基板半導体デバイスの
製造を可能にすることである。
【００１１】本発明の別の課題は、ヴァイア中央に綴じ
目を形成しない充填プロセスを与えることである。
【００１２】本発明の別の課題は、ウェーハ表面上にほ
とんど材料を残さない充填方法を与えることである。
【００１３】本発明の別の課題は、アルミニウムの堆積
に先立ちエッチングで除去する必要がない塗布材料を使
う充填プロセスを与えることである。
【００１４】本発明の別の課題は、タングステンよりも
短時間でエッチできる塗布材料を使用する充填プロセス
を与えることである。
【００１５】
【課題を解決するための手段】本発明の好ましい第一実
施例では、スピンオン電導性材料（spin-on conductive
material）を使用してコンタクトまたはヴァイアを部
分的にまたは完全に充填し、多重電導体レベルを有する
集積回路が得られる。スピンオン材料がシリコン基板と
相互作用することを防止するため、バリアー層の堆積
（ＰＶＤ）が必要であろう。このバリアー材料はチタン
Ｔｉ、窒化チタンＴｉＮ、タングステン化チタンＴｉＷ
またはタングステンＷでよい。適当な液体による電導牲
有機材料の懸濁液がウェーハに塗布され、懸濁液がコン
タクトホールまたはヴァイアホールを部分的にまたは完
全に充填する。ついで、残留溶媒を除去するとともにス
ピンオン材料の有機成分を低減するため、このウェーハ
は高温 Ｎ2／ＮＨ3 雰囲気内で焼き付け（baking）され
る。さらに高温の熱乾燥が炉内で５分ないし数時間行わ
れ、あるいは急速熱焼鈍（rapid thermal anneal、RT
A）システム内で５秒ないし数分間、行われる。この熱
乾燥により材料中の有機成分が低下し、これによりバル
ク抵抗が低下する。ウェーハ表面に残留する金属フィル
ムはプラズマエッチングすることができて、ホール内に
は後に当該材料が残る。コンタクトホールまたはヴァイ
アホール内に残留するこの材料は、コンタクトホールま
たはヴァイアホール中に次の電導層を堆積する場合の薄
弱化の問題（thinning problems）を最小限にくい止め
る。
【００１６】第二の好ましい実施例では、スピンオン電
導性材料を使用して基板平坦化を行い、多重層電導体レ
ベル内にある成分層を与えるため、適当な液体を用いた
電導性有機金属材料の懸濁液がウェーハに塗布され、部
分的にまたは完全にコンタクトホールまたはヴァイアホ
ールを充填する。ついでウェーハは懸濁液中に存在する
液体を蒸発させるために焼き付けされる。このウェーハ
はついで前節で述べたと同じ方法を使って熱乾燥され
る。次いでこの平坦化した表面上に第二導体層が堆積さ
れる。標準的なフォトリトグラフィーおよびプラズマエ
ッチプロセスを使用して電導層を確定し除去することが
できる。このウェーハついでエッチングして電導性材料
の露出層を除去する。これが第一電導体レベルのリード
線を確定する。ＳｉＯ2の層がウェーハ上に堆積されて
第一および第二電導体レベル間の絶縁性を与える。つい
でこのＳｉＯ2層を既存の方法を使って平坦化する。Ｓ
ｉＯ2に加えてポリアミド等の他の材料を使って誘電牲
絶縁を与えることができる。ついで第一および第二電導
体レベル間の接続を許すヴァイアホールを確定しかつ開
設するため、このウェーハをパターン付けし、エッチン
グする。次に第一電導体レベルを生成するのに使用した
このプロセスシーケンスを反復して第二電導体レベルを
生成することができる。次いでウェーハをパターン付け
し、電導体レベルの露出部分を除去するためにエッチン
グする。これによって第二電導体レベルが形成される。
【００１７】次いでプリアセンプリテスト（組立前テス
ト）に先立ち、このウェーハはパッシベーション層（pa
ssivation layer）および熱焼結を使って仕上げをする
ことができる。
【００１８】この平坦化法は電導体の充填されたコンタ
クトホールまたはヴァイアホールを生成し、金属化の品
質がステップ生成範囲（step coverage）およびエレク
トロマイグレーションに対する抵抗に関して改善され
る。
【００１９】
【実施例】この発明の方法は一つのＭＯＳの生成を通し
て説明するが、この特定の構成を使用するのは単に例示
のためであり、本方法をここに示す用途に限定する意図
ではないことを了解されたい。本方法を使って非常に広
範囲のデバイスその他の構成体を製造することができ
る。
【００２０】ここに開示する方法はＭＯＳ（金属酸化物
半導体）、ＢＪＴ（バイポーラジャンクショントランジ
スタ）およびＢiＣＭＯＳ（バイポーラジャンクション
トランジスタ・相補的金属酸化物半導体）デバイスの製
造に適用できる。さらに他の薄膜プロセスの用途に本方
法を利用することができる。
【００２１】金属間基板の平坦化 第一の好ましい実施例では多重層電導体レベルを使用す
ることが必要な集積回路の電導体平坦化を行うため、ス
ピンオン電導性材料を使用する。図１は第二電導体レベ
ルの堆積に先立つ段階まで処理された、ソース、ドレー
ン、ゲート酸化物およびゲートポリ（gate-poly）を含
むＭＯＳデバイスの断面を示す。第一電導体レベル１０
がすでに所定位置にあってソースおよびドレーン領域へ
のコンタクトを形成している。また第一酸化物絶縁層１
１が第一電導体レベル１０上に堆積されている。第二電
導体レベルへの第一電導体レベルの接続を許すため、ヴ
ァイアホール１２が絶縁層内に開設されている。
【００２２】スピンオン材料の堆積 フォトレジスト層の堆積と同様に、ゾル・ゲルがウェー
ハ上に調製され、その懸濁液をウェーハの表面上に分布
させるため、回転（スピン）される。（適当なゾル・ゲ
ル懸濁液は後でさらに詳細に議論する。）回転速度は５
０, ０００ｒｐｍ／秒の程度の率で３０００ないし５０
００ｒｐｍまで急速に上昇される。ゾル・ゲルは選択し
た材料に応じて周囲の大気中で２０ないし３０秒間、回
転表面上で乾燥させることができる。捕捉されたキャリ
アー溶媒は１００°Ｃないし３５０°Ｃ、好ましくは１
５０°Ｃないし２５０°Ｃ、最適には約２００°Ｃで５
秒ないし数時間、ウェーハをホットプレート上で加熱す
ることにより回転オペレーションの後にフィルムから除
去することができる。これら有機物質は３５０°Ｃない
し８５０°Ｃの間で、最適にはヴァイアの場合は約４０
０°Ｃで、コンタクトの場合は約８００°Ｃで、炉内で
５分間ないし数時間、あるいはＲＴＡシステム内で５秒
ないし数分間、熱的 Ｎ2/ＮＨ3 乾燥を行うことにより
フィルムから除去される。この熱焼鈍により材料中の有
機体が低下し、これによってバルク抵抗が低下する。
【００２３】この堆積／スピンのシーケンスは特定デバ
イスのトポグラフィー（topography、形状）に応じて反
復すればよい。しかし図２に示すＭＯＳデバイス構造を
製造するに２ないし５回の堆積で十分である。多重堆積
プロセスを例示するため、三つの明確に異なる堆積層１
３、１４、および１５がウェーハのフィールド領域およ
びヴァイアホール１２内に示されている。ヴァイアホー
ルのトポグラフィーおよび懸濁液の液体性とが組み合わ
さってヴァイアホールその他の表面の凹みに厚めの堆積
層が生じ、これによってウェーハが平坦化され、ヴァイ
アホール１２内に電導性「プラグ」が生成される。
【００２４】スピンオン層のエッチバックおよびプラグ
の形成 所望の程度にコンタクトまたはヴァイアの充填を達成し
た後、ウェーハをエッチングして電導性材料の一部を除
去する。このエッチングはウェーハのフィールド表面お
よびヴァイアホールの「プラグ」から同じ速さで電導性
材料を除去する。このエッチングはヴァイアホールの
「プラグ」内に電導性材料を残しながらフィールド領域
から総ての電導性材料を除去する。なぜならば電導性材
料はヴァイアホール内で厚いからである。図３は図２の
ＭＯＳデバイスでスピンオン層がエッチングを受けてヴ
ァイアホール内に電導性「プラグ」１６を生じ、かつウ
ェーハ表面の残りの領域からスピンオン材料を除去した
後のデバイスを示す。
【００２５】電導体レベルの形成およびパッシベーショ
ン スピンオン電導性材料をウェーハのヴァイア領域以外の
総ての領域から除去した後、第二電導層、特にアルミニ
ウム合金層をウェーハ上に堆積する。次いでこの第二電
導層をパターン付けし、図４に示すように第二電導体レ
ベルリード線１７を生ずるようにエッチングする。図に
はパッシベーション層（passivation layer）１８も示
されている。
【００２６】多重層電導体の形成 第二の好ましい実施例では、デバイスの平坦化を果たす
とともに、多重電導体レベルを有する集積回路を得るた
めの多重層電導体レベルのコンポーネントの役割を果た
すべく、スピンオン電導性材料が使用される。図５は第
一電導体レベルの堆積に先立つ段階まで処理されたＭＯ
Ｓデバイスの断面を示す。絶縁層２１内に開設されたコ
ンタクトホール１９はＭＯＳソースおよびドレーン領域
２２への第一電導体レベルの接続を可能にする。このコ
ンタクト領域内に露出したシリコンはまた屈折性金属と
反応してケイ化物２０を形成しており、このケイ化物２
０はソースおよびドレーン領域への当該金属の結合を助
けている。
【００２７】スピンオン材料の堆積 フォトレジスト層の堆積と同様、ゾル・ゲル溶液がウェ
ーハ上に調製され、ウェーハの表面に懸濁液を分布させ
るために回転される。（適当なゾル・ゲル懸濁液はさら
に詳細に後で議論する。）回転速度は上昇率５０, ００
０ｒｐｍ／秒の率で急速に３０００−５０００ｒｐｍま
で上昇される。ゾル・ゲルは選択した材料に応じて周囲
大気中でスピンオペレーション期間中に２０ないし３０
秒内に乾燥しうる。捕捉されたキャリアー溶媒はフィル
ムをホットプレート上で、またはオーブン内で１００°
Ｃないし３５０°Ｃ（最適には約２００°Ｃで）５秒な
いし数時間、焼くことにより除去される。このフィルム
はついで、前記のＮＨ3Ｎ2雰囲気内で焼く３５０°Ｃな
いし８５０°Ｃで熱処理することにより乾燥される（す
なわち有機分が除去される）。第一実施例におけるよう
に数度の堆積を行うことが必要でありもしくは好まし
い。
【００２８】第一多重層電導体の完成 次にバリアー材料２４の第一層、特に窒化チタン（Ｔｉ
Ｎ）の５００A°層が図６に示すようにウェーハ上に堆
積される。このバリア−金属の後に非屈折性金属２５、
特にＡｌ-Ｃu-Ｓｉ合金の５０００A°層が続く。これら
の厚さはいろいろのデバイス形状によって異なる。次い
でバリアー金属２６の第二層が非屈折性金属上に堆積さ
れる。これらの三つの層は、スピンオン電導性材料２３
の堆積と相まって四層電導体サンドイッチを生成する。
この四層電導体を使用して第一電導体レベルを生成す
る。
【００２９】次いでウェーハにフォトレジストを塗布
し、パターン付けし、第一電導体レベルを確定する。次
いでこのウェーハはエッチングしてデバイス相互接続に
不要な導体部分を除去する。このエッチングの結果が図
７に示してある。
【００３０】レベル間酸化物の堆積／ヴァイアパターン
およびエッチング 次いでウェーハ上に絶縁材料３０、通常はＳｉＯ2が堆
積され、図８に示すように第一および第二電導体レベル
を誘電的に孤立させるべく平坦化する。次いでこのウェ
ーハにフォトレジストを塗布し、第一および第二電導体
レベルの選択的接続ができるようにするためのヴァイア
ホール３２を確定すべくパターン付けする。次いでこの
ウェーハはヴァイアホールから酸化物を除去するため、
エッチングされる。５００A°のＴｉＮ層バリアー材料
３４がウェーハ上に堆積される。
【００３１】スピンオン材料の堆積 残留するフォトレジストを除去した後、ウェーハ上にゾ
ル・ゲル材料３６を調製し、他の堆積について上述した
ようにこの懸濁液をウェーハの表面にわたり分布させる
ため、回転させる。この工程も同様に必要に応じて一度
以上適用する。 第二多重層電導体の完成 通常は５００A°のＴｉＮであるバリアー金属３８の第
二層がこのウェーハ上に堆積される。このバリアー金属
に続いて、通常は５０００A°のＡｌ-Ｃｕ-Ｓｉ合金層
である非屈折牲金属４０の層が続く。特定のデバイスが
ただ二つの電導体レベルのみを必要とするなら、この第
二電導体レベルで完結し、第二層のバリアー金属は堆積
されない。
【００３２】しかしもしも三つ以上の電導体レベルが必
要であれば、中間の諸層の組成は、第三層バリアー金属
がＡｌ−Ｃｕ−Ｓｉ合金を後続のスピンオン導体材料か
ら分離する点で第一電導体レベルと類似する。使用する
ゾル・ゲル材料のタイプに応じて、オープン接続ライン
または高抵抗相互接続ラインとなるアルミニウムとの相
互作用があり得る。
【００３３】次にこの第三電導体レベルをパターン付け
し、エッチングして第二電導体レベル導線を確定する。
もしもこの第三電導体レベルが最後の電導体レベルであ
れば、導線を保護するためのパッシベーション層がウェ
ーハ上に堆積される。
【００３４】ゾル・ゲル組成物 ゾル・ゲルという用語はここでは広く湿式化学的方法
（wet chemical methods）により用意された無機化合物
を表す。これらの化合物は無機塩または有機金属化合物
でよい。この湿式化学的方法は表面に薄いフィルムを堆
積するための、比較的低コストで非常に純粋な材料を用
意することが可能である。この化合物は以下に述べるよ
うに、キャリアー溶媒中に懸濁させてから平坦化を行う
ため基板に上述したように堆積される。
【００３５】このゾル・ゲルプロセスの好ましいプリカ
ーサー（precursors）は金属アルコキシド（alkoxide）
である。アルコキシドは容易に加水分解し重合してゲル
を形成する。重合したアルコキシドの粒子が基板に堆積
される。重合化したアルコキシドの粒子が基板上に堆積
される。
【００３６】周期表の第一列および第二列にある元素が
しばしば塩として添加される。窒化物の代わりにこれら
の元素のアセテートが使用されるが、それは窒化物がゲ
ルの乾燥オペレーション中に結晶化する傾向があり、ま
たそれらが高温度で分解して爆発の危険を呈するからで
ある。
【００３７】金属アルコキシドの加水分解反応は次に示
すとおりである： M(OR)n-m + H20 --> M(OR)n-m (OH)m + MROア の反応でＭは金属元素であり、Ｒはアルキル（ＣnＨ2n
+1）グループである。加水分解の後、この材料は以下の
反応により濃縮される： 2M(OR)n-m+(OH)m --> (RO)n-m+(OH)m-1+M-O-M(OR)n-m+(OH)m-1+H20. 多重組成ゲルを用意するときのプリカーサーの選択は重
要である。その理由はアルコキシドの反応速度が非常に
顕著であるからである。大きなアルコキシグループは遅
めで、このため大きなＲのグループをもつアルコキシを
選択することにより反応金属の反応速度を低下させるこ
とができる。この反応に関わる時間は依然として関心を
払うべき事項である。なぜならば時間の経過とともにプ
ロセスの反応速度を変化させる実質的なリガンド（liga
nd, 配位子）の交換が起きえるからである。
【００３８】この加水分解および濃縮反応により形成さ
れるポリマーの構造および密度は溶液のｐＨにより制御
される。塩基触媒反応（base-catalyzed reactions）は
完全架橋されたポリマーを多く生成する一方、酸牲触媒
反応（acid-catalyzed reactions）は低密度の線形架橋
ポリマーを多く生成する。
【００３９】ゾル・ゲル ＳｎＯ 錫酸化物の薄い層は可視領域で透明であり、電導性を有
する。この物質の電極のシート抵抗は単位面積当たり１
０オーム未満としうる。以下のゾル・ゲルプロセスを使
って錫酸化物のスピンオン溶液を形成することができ
る。この酸化物は相互接続プロセスでヴァイアホールを
充填するための材料として使用することができる。
【００４０】錫アルコキシドであるビス（トリ-ｎ-ブチ
ル錫）酸化物の加水分解反応は以下に示すとおりであ
る： [(C4H9)3Sn]2O + l2H2O --> m(C4H9OM) + [(C4H9)m-n(H)nSn]2O + [SnH2O + n-m(M2O)] 以下の表に示す他の錫アルコキシド材料を使って同様の
加水分解反応を行わせることができる。
【００４１】錫アルコキシド化合物 ビス（トリ−ｎ-ブチル錫）硫酸塩（Bis(tri-n-butylti
n)sulfate） ヘキサメチルジ錫（Hexametylditin） テトラアリル錫（Tetraallyltin ） テトラエチル錫（Tetraethyltin） テトラメチルジアセトオキシスタノオキサン（Tetramet
hyldiacetoxystannoxane） テトラメチル錫（Tetramethyltin） テトラ−i− プロピル錫（tetra-i-propyltin） 錫（II）アセテート（Tin (II) acetate） 錫（II）アイオダイド（Tin (II) iodide） 錫（II）オキサレート（Tin (II) oxalate） 錫（II）硫酸塩（Tin (II) sulfate） 錫（II）タルトレート（Tin (II) tartrate） トリ−ｎ−ブチル錫デューライド（Tri-n-butyltin deu
eride） トリメチル錫水酸化物（Trimethyltin hydroxide トリフェニル錫水酸化物（Triphenyltin hydroxide） 硫化ビス（トリ−ｎブチル錫）酸化物（Bis(tri-n-buty
ltin)sulfide oxide） ジアリルジブチル錫（Diallyldibutyltin） ジ-ｎブチル錫ビス（2-エチルヘキサノエーテ）（Di-n-
butyltinbis(2-ethylhexanoate) ） ジ-ｎ-ブチル錫ジラウレート）（Di-n-butyltin dilaur
ate） 硫化ジ-ｎ-ブチル錫（Di-n-butyltin sulfide ジメチル錫酸化物（Dimetyltin oxide） ジフェニル錫酸化物（Diphenyltin oxide） ヘキサ-ｎ-ブチルジ錫（Hexa-n-butylditin） ヘキサフェニルジ錫（Hexaphenylditin） テトラアミル錫（Tetraamyltin） テトラフェニル錫（Tetraphenyltin） テトラ-ｎ-プロピル錫（Terta-n-propyltin） 錫（II）2-エチルヘキサノエーテ（Tin (II) 2-ethylhe
xanoate） 錫（II）ラウレート（Tin (II) laurate ） 錫（II）ステアレート（Tin (II) stearate） 硫化錫（IV）（Tin (IV) sulfide） トリ-ｎ-ブチル錫アセテート（Tri-n-butyltin acetat
e） トリ-ｎブチル錫水素化物（Tri-n-butyltin hydride） トリフェニル錫アセテート（Triphenyltin acetate） トリ-ｎ-プロピル錫アセテート（Tri-n-propyltin acet
ate） ｎ-ブチル錫水酸化物（n-Butyltin hydroxide） ジ-ｎ-ブチルフェニル錫（Di-n-butyldiphenyltin） ジ-ｎ-ブチル錫ジアセテート（Di-n-butyltin diacetat
e） ジ-ｎ-ブチル錫酸化物（Di-n-butyltin oxide） ジメチルジフェニル錫（Dimethyldiphenyltin） 硫化ジメチル錫（Dimethyltin sulfide） 硫化ジフェニル錫（Diphenyltin sulfide） この材料は加水分解反応の後、以下の反応により濃縮さ
れる： n(C4H9OH)+[(C4H9)m-n(H)nSn]2O+n-m(M2O) --> [Sn-O-Sn](C4H9)m-n(H)n] +n(C4H9OH) + H2O このゾル・ゲル溶液はｎ-ブチルアルコール（または他
のアルコール）を使って所望のスピンオンフィルム厚さ
を達成する適当な固体組成にまで希釈することができ
る。
【００４２】最終フィルムからこれらのアルコールを除
去するため、沃素化物および硫化物の溶液は３０°Ｃな
いし５００°Ｃの比較的高温度範囲で乾燥する必要があ
る。ゾル・ゲル溶液ＩＴＯインジウム錫酸化物（ＩＴ
Ｏ）溶液を形成するために以下のゾル・ゲルプロセスを
使用することができる。この材料もまた非常に電導性が
よく（単位面積当たり１０オーム未満）、薄い層にした
ときは透明である。ジ-ｎブチル錫ジアセテートおよび
トリエチルインジウムを使った加水分解反応は下記のと
おりである： (C4H9)32n(OOCCM3)2 + (C2M3)3In + 2N2O --> (C4H9)2[(C4H5)InO]2Sn + 2HOOCCH3 + 2C2M3OH. 以下の表に示す他の錫アルコキシド材料または他のイン
ジウムアルコキシド材料を使った同様の加水分解反応を
行わせることができる。錫アルコキシドは前掲の表に示
されており、インジウム化合物は下記の表に示してあ
る。
【００４３】インジウムアルコキシド化合物 シクロペンタジエニルインジウム（I）（Cyclopentadie
nytlindium (I) インジウムアセチルアセトネート（Indium acetylaceto
nate） 塩化インジウム（I）（無水状態）（Indium (I) chlori
de anhydrous） 塩化インジウムテトラ水和物（無水状態）（Indium Chl
oride tetrahydrate (anhydrous) ） インジウムフッ化物トリ水和物（Indium fluoride trih
ydrate） インジウム硝酸塩水和物（オクタ水和物）（Indium nit
rate hydrate (octahydrate) インジウム硫化物（Indium phosphide） インジウム硫酸塩水和物（Indium sulfate hydrate） インジウムトリフルオロアセテート（Indium trifluoro
acetate） トリフルオロアセチルアセトネート（trifluoroacetyla
cetonate） トリエチルインジウム（Triethylindium） インジウムアセテート（Indium acetate） インジウム臭化物（Indium bromide） インジウム塩化物（無水状態）（Indium chloride anhy
drous） インジウム（III）フッ化物（Indium (III) fluoride） インジウム沃化物（Indium iodide） インジウム過塩素酸塩（Indium perchlorate） インジウム硫酸塩（無水状態）（Indium sulfate anhyd
rous） インジウム硫化物（Indium sulfide） インジウム（Indium） トリメチルインジウム（Trimethylindium） この加水分解反応の後、材料は下記の反応により濃縮さ
れる： (C4H9)2[(C2Mg)InO]2Sn + 2MOOCCH3 + 2C2H5OH+ 3H2O --> (C4Mg)Sn(C2H9InO2)m +(HOOM3)m+1 + (C2H3OH)m+l このゾル・ゲル溶液はｎ-ブチルアルコール（または他
のアルコール）を使って所望のスピンオンフィルム厚さ
を達成する適当な固体組成にまで希釈することができ
る。
【００４４】錫アルコキシドとインジウムアルコキシド
とをこのゾル・ゲル溶液中で組み合わせる必要はない。
インジウムおよび錫の別個のゾル・ゲル溶液を作ってか
らこれらを組み合わせてスピンオン堆積用の一溶液とす
ることができる。
【００４５】他のゾル・ゲル溶液 バリウムチタン酸塩およびカドミウム錫酸塩はゾル・ゲ
ル溶液に容れることのできる別の電導性酸化物材料であ
る。
【００４６】チタニウム溶液 以下の例はスピンオンヴァイア充填プロセスに使用する
ことのできるチタニウム溶液である。以下のプロセスは
基本的な濃縮反応のみを含む。以下の反応は、トルエン
中のテトラキス（ジメチルアミノ）チタニウムとチタニ
ウム水素化物との相互作用を含む。この反応の副産物は
メチルアミンで、これは可燃性ガスである。メチルアミ
ン副産物ができるため、この反応は窒素パージ容器内で
行わなければならない加熱反応である。
【００４７】Ti[N(CH3)2]4 + TiH2 + C6H5CH3 --> Ti-Ti[N(CH3)2]m-n (l) + H2NCH3 (g) + C6H5CH3 反応速度および有機チタニウム粒子寸法は溶液に添加し
たチタニウム水素化物の量および反応温度により制御さ
れる。テトラキス（ジメチルアミノ）チタニウムの代わ
りにテトラキス（ジエチルアミノ）チタニウムを使用す
ることができる。この反応の副産物は可燃性ガスのエチ
ルアミンである。
【００４８】錫窒化物溶液 上記の反応におけるチタニウム水素化物をチタニウム沃
素化物に代えてスピンオンチタニウム窒化物化合物を形
成することができる。この反応の副産物はメチル沃素化
物であり、これは不燃性液体である。これは窒素パージ
容器内で加熱下に行われる反応である。
【００４９】Ti[N(CH3)2]4 + TiI2 + C6H5CH3 --> Ti-N-Ti[N(CH3)2]m-n + n(ICH3) + C6H5CH3. このヨウ化メチルは沸点４２°Ｃを有し、反応温度が４
２°Ｃを超えている限り反応中に溶液から除去すること
ができる。チタニウム窒化物化合物の反応および粒子寸
法は溶液に添加されるチタニウム沃素化物の量と反応温
度とにより制御される。
【００５０】有機チタニウム窒化物溶液内のチタニウム
沃素化物の代わりにチタニウム（IV）臭化物またはチタ
ニウム（IV）塩化物を使用することができる。臭化メチ
ル塩化物（methyl bromide chloride）は沸点が５０°
Ｃの不燃性の液体で、反応温度が５０°Ｃを超えている
限り反応中に除去することができる。塩化メチルは可燃
性ガス副産物であり、反応期間中にゾル・ゲルから除去
することができる。
【００５１】これらのスピンオンチタニウム溶液の例は
総て、反応に参与しないベースあるいはキャリアー溶媒
としてトルエンを使用する。しかしヘキセンまたはキシ
レンのような他の溶媒もそれらが化学式内に酸素原子を
含まない限り使用することができる。
【００５２】ヴァイアのスピンオンプロセスの場合、ヴ
ァイア内に露出される低電導牲材料はチタニウムまたは
チタン窒化物であることが必要である。
【００５３】他の電導性溶液 スピンオンヴァイアの充填、電導体または電極の堆積を
行うため、類似のプロセスを使用して他の有機金属溶液
を形成することができる。以下の一連の物質はかかる有
機金属溶液を形成するのに使用することのできる金属の
いくつかを列挙したものである：アルミニウム、パラジ
ウム、オスミウム、ニッケル、ミエビウム（miebiu
m）、銅、プラチナ、ルビジウム、タンタル、ネオジミ
ウム、モリブデム、ランタン、イリジウム、および金。
【００５４】
【発明の効果】以上に説明したように本発明は、多重電
導体レベルの形成過程で基板に電導性材料を堆積させ、
電導性材料が基板の平坦化を果たすのみならず基板上に
形成される任意の電導体レベルの一部となるようにする
方法を与えることができる。また本発明は上記平坦化お
よび相互接続の方法を使用して単一基板半導体デバイス
を製造することができる。
【００５５】本発明方法の充填プロセスによれば、ヴァ
イア中央に綴じ目を形成しない。
【００５６】また本発明のプロセスによれば、ウェーハ
表面上にほとんど材料が残らない。パッシベーション層
の堆積に先立ち塗布材料をエッチングで除去する必要も
ない。かかる塗布材料としてタングステンよりも短時間
でエッチできる塗布材料を使用することができる。
【図面の簡単な説明】
【図１】 第一電導体レベルの堆積、その上の絶縁層の
平坦化、および第一電導体レベルへのヴァイアホール開
設後の半導体デバイスを示す図である。
【図２】 図１の半導体デバイスにバリアー材料の堆
積、および三層のスピンオン材料の堆積と乾燥を行った
後の半導体デバイスを示す図である。
【図３】 図２の半導体デバイスに対するスピンオン材
料のエッチングを完了した後の半導体デバイスを示す図
である。
【図４】 図３の半導体デバイスに第二電導体レベルを
堆積し、パターン付けし、エッチングした後の半導体デ
バイスを示す図である。
【図５】 第一電導体レベルの堆積の準備が整った半導
体デバイスを示す図である。
【図６】 図５の半導体デバイスにスピンオン材料層を
含む第一電導体レベルの堆積と乾燥、第一バリアー金属
層の堆積、アルミニウム層の堆積、第二バリアー金属層
の堆積を行った後の半導体デバイスを示す図である。
【図７】 図６の半導体デバイスで第一電導体レベルを
確定した後の半導体デバイスを示す図である。
【図８】 図７の半導体デバイスにレベル間酸化物の堆
積と平坦化、第二バリアー金属層を除いては第一レベル
と同一組成を有する第二電導体レベルの堆積を行った後
の半導体デバイスを示す図である。
【符号の説明】
１０ 第一電導レベル １１ 第一酸化物絶縁層 １２ ヴァイアホール １３-１５ 塗布層 １６ プラグ １７ 第二電導レベルリード線 １８ パッシベーション層 １９ コンタクトホール ２０ ケイ化物層 ２１ 絶縁層 ２２ ＭＯＳのソースおよびドレーン領域 ２４ バリアー材料 ３０ 絶縁材料、通常はＳｉＯ2 ３２ ヴァイアホール ３４ ＴｉＮ層バリアー材料
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 29/78 Ｈ０１Ｌ 21/90 Ｂ 7514−4Ｍ 29/78 ３０１ Ｎ (72)発明者 スティーブン エス．リ− アメリカ合衆国 コロラド州 80920 コ ロラド スプリングス、クローバーゲイト ドライブ 3813

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 非平坦な基板を平坦化する方法であっ
    て、 液体中に懸濁させた電導性材料の懸濁液を該基板の少な
    くとも一表面上に分布させるステップと、 キャリアー液および有機グループを除去することにより
    基板上に基板よりも平坦な、かつ厚めの領域と薄めの領
    域とを有する、電導性材料を層状に堆積させるステップ
    とを含む平坦化法。
JP16646294A 1993-07-26 1994-07-19 半導体基板の平坦化方法 Expired - Lifetime JP3724592B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198372A (ja) * 2000-12-25 2002-07-12 Hitachi Ltd 半導体デバイスの製造方法および半導体デバイス

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950034495A (ko) * 1994-04-20 1995-12-28 윌리엄 이.힐러 반도체 장치 제조를 위한 고 수율 광 경화 공정
KR960006068A (ko) * 1994-07-29 1996-02-23 가네꼬 히사시 반도체 장치 및 이의 제조 방법
US5895766A (en) 1995-09-20 1999-04-20 Micron Technology, Inc. Method of forming a field effect transistor
KR100512670B1 (ko) * 1996-05-15 2005-09-07 세이코 엡슨 가부시키가이샤 박막 디바이스 제조 방법, 박막 트랜지스터 제조 방법, 및전자 기기 제조 방법
EP1367431B1 (en) * 1996-09-19 2005-12-28 Seiko Epson Corporation Manufacturing method of a matrix type display device
US20020075422A1 (en) * 1996-09-19 2002-06-20 Seiko Epson Corporation Matrix type display device and manufacturing method thereof
JP2967734B2 (ja) * 1996-10-18 1999-10-25 日本電気株式会社 薄膜の形成方法
JP3899566B2 (ja) 1996-11-25 2007-03-28 セイコーエプソン株式会社 有機ｅｌ表示装置の製造方法
WO1998054094A1 (fr) * 1997-05-26 1998-12-03 Kri International, Inc. PROCEDE DE PREPARATION D'UN SEL DE PRECURSEUR DE In2O3-SnO2 ET PROCEDE DE PREPARATION D'UNE FINE PELLICULE DE In2O3-SnO¿2?
AU9593298A (en) * 1997-09-30 1999-04-23 Partnerships Limited, Inc. Method and compositions for metallizing microvias and high density interconnectsin photodefined dielectrics
JP3769711B2 (ja) 1997-11-28 2006-04-26 ローム株式会社 キャパシタの製法
US6277740B1 (en) * 1998-08-14 2001-08-21 Avery N. Goldstein Integrated circuit trenched features and method of producing same
US6780765B2 (en) 1998-08-14 2004-08-24 Avery N. Goldstein Integrated circuit trenched features and method of producing same
US6271131B1 (en) 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
US6239028B1 (en) 1998-09-03 2001-05-29 Micron Technology, Inc. Methods for forming iridium-containing films on substrates
US6323081B1 (en) 1998-09-03 2001-11-27 Micron Technology, Inc. Diffusion barrier layers and methods of forming same
US6284655B1 (en) 1998-09-03 2001-09-04 Micron Technology, Inc. Method for producing low carbon/oxygen conductive layers
US6329286B1 (en) 1999-04-27 2001-12-11 Micron Technology, Inc. Methods for forming conformal iridium layers on substrates
JP2003507888A (ja) * 1999-08-18 2003-02-25 ステアーグ アール ティ ピー システムズ インコーポレイテッド 半導体ウェーハ上に銅の特徴を生じさせる方法
TW475199B (en) * 1999-10-15 2002-02-01 Ebara Corp Method and apparatus for forming circuit patterns, for making semiconductor wafers, and a heat treatment device
KR100348702B1 (ko) * 1999-12-28 2002-08-13 주식회사 루밴틱스 급속 열처리 방법에 의한 도전성 투명 박막의 제조방법 및 그 방법에 의해 제조된 도전성 투명 박막
US6660631B1 (en) 2000-08-31 2003-12-09 Micron Technology, Inc. Devices containing platinum-iridium films and methods of preparing such films and devices
JP4056720B2 (ja) * 2001-08-30 2008-03-05 株式会社半導体エネルギー研究所 結晶質半導体膜の作製方法
WO2003069662A1 (fr) * 2002-02-18 2003-08-21 Hitachi, Ltd. Procede de fabrication d'un dispositif semi-conducteur, et dispositif semi-conducteur
DE10211544C1 (de) * 2002-03-15 2003-11-27 Infineon Technologies Ag Verfahren zur Herstellung einer Kondensatorelektrode eines Grabenkondensators aus flüssiger Phase
US20050173799A1 (en) * 2004-02-05 2005-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for its fabricating
US9005698B2 (en) 2010-12-29 2015-04-14 Texas Instruments Incorporated Piezoelectric thin film process
KR102021484B1 (ko) * 2014-10-31 2019-09-16 삼성에스디아이 주식회사 막 구조물 제조 방법, 막 구조물, 및 패턴형성방법
DE102021204294A1 (de) * 2021-04-29 2022-11-03 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren und Vorrichtung zum Verfüllen einer Rückseitenkavität einer Halbleiteranordnung

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2012031A1 (de) * 1970-03-13 1971-09-23 Siemens Ag Verfahren zum Herstellen von aus Chrom oder Molybdän bestehenden Kontaktmetallschichten in Halbleiterbauelementen
US3934336A (en) * 1975-01-13 1976-01-27 Burroughs Corporation Electronic package assembly with capillary bridging connection
JPS6013246B2 (ja) * 1978-11-20 1985-04-05 セイコーエプソン株式会社 透明導電膜の製造方法
JPS56137656A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Multilayer wiring structure and its manufacture
DE3202484A1 (de) * 1982-01-27 1983-08-04 Bayer Ag, 5090 Leverkusen Metallisierte halbleiter und verfahren zu ihrer herstellung
JPS5918769A (ja) * 1982-07-22 1984-01-31 Alps Electric Co Ltd 透明導電性被膜形成用ペ−スト
US4511601A (en) * 1983-05-13 1985-04-16 North American Philips Corporation Copper metallization for dielectric materials
DE3324647A1 (de) * 1983-07-08 1985-01-17 Schott Glaswerke, 6500 Mainz Tauchverfahren zur herstellung transparenter, elektrisch leitfaehiger, dotierter indiumoxidschichten
US4539222A (en) * 1983-11-30 1985-09-03 International Business Machines Corporation Process for forming metal patterns wherein metal is deposited on a thermally depolymerizable polymer and selectively removed
JPS60140880A (ja) * 1983-12-28 1985-07-25 Hitachi Ltd 太陽電池の製造方法
US4617237A (en) * 1984-05-14 1986-10-14 Allied Corporation Production of conductive metal silicide films from ultrafine powders
US4776937A (en) * 1984-05-14 1988-10-11 Allied Corporation Light induced production of ultrafine powders comprising metal silicide powder
US4569876A (en) * 1984-08-08 1986-02-11 Nec Corporation Multi-layered substrate having a fine wiring structure for LSI or VLSI circuits
JPS61211370A (ja) * 1985-03-15 1986-09-19 Nissan Chem Ind Ltd 薄膜導電性組成物
US4972251A (en) * 1985-08-14 1990-11-20 Fairchild Camera And Instrument Corp. Multilayer glass passivation structure and method for forming the same
GB8526397D0 (en) * 1985-10-25 1985-11-27 Oxley Dev Co Ltd Metallising paste
DE3789628T3 (de) * 1986-02-20 1998-04-02 Toshiba Kawasaki Kk Gesinterter Körper aus Aluminiumnitrid mit leitender metallisierter Schicht.
US4921731A (en) * 1986-02-25 1990-05-01 University Of Florida Deposition of ceramic coatings using sol-gel processing with application of a thermal gradient
US4795512A (en) * 1986-02-26 1989-01-03 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a multilayer ceramic body
JP2718023B2 (ja) * 1986-09-17 1998-02-25 松下電器産業株式会社 透明導電膜の形成方法
US4997482A (en) * 1987-01-02 1991-03-05 Dow Corning Corporation Coating composition containing hydrolyzed silicate esters and other metal oxide precursors
US4960618A (en) * 1987-01-07 1990-10-02 Tokyo Ohka Kogyo Co., Ltd. Process for formation of metal oxide film
US5011725A (en) * 1987-05-22 1991-04-30 Ceramics Process Systems Corp. Substrates with dense metal vias produced as co-sintered and porous back-filled vias
US4946710A (en) * 1987-06-02 1990-08-07 National Semiconductor Corporation Method for preparing PLZT, PZT and PLT sol-gels and fabricating ferroelectric thin films
US4810669A (en) * 1987-07-07 1989-03-07 Oki Electric Industry Co., Ltd. Method of fabricating a semiconductor device
US5096745A (en) * 1987-07-27 1992-03-17 Wisconsin Alumni Research Foundation Preparation of titanium oxide ceramic membranes
US5304533A (en) * 1987-08-24 1994-04-19 Mitsubishi Denki Kabushiki Kaisha Process for producing an oxide superconductor from alkoxides
FR2621030B1 (fr) * 1987-09-29 1990-11-16 Centre Nat Rech Scient Procede de preparation d'oxydes metalliques
US4962082A (en) * 1987-11-19 1990-10-09 Bell Communications Research, Inc. Method of making high tc oxide superconductor particles by adjusting pH value and cationic ratio of admixed solution followed by drying, heating and firming
JPH01211370A (ja) * 1988-02-19 1989-08-24 Nec Corp デイスク装置
US4826709A (en) * 1988-02-29 1989-05-02 American Telephone And Telegraph Company At&T Bell Laboratories Devices involving silicon glasses
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
US5290733A (en) * 1988-06-23 1994-03-01 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices including depositing aluminum on aluminum leads
JPH0271524A (ja) * 1988-06-30 1990-03-12 Fujitsu Ltd 半導体装置の製造方法
US5006508A (en) * 1989-02-03 1991-04-09 General Atomics Preparation of copper alkoxides and sol/gel precursors of superconducting ceramics
US5084323A (en) * 1989-04-07 1992-01-28 Nippondenso Co., Ltd. Ceramic multi-layer wiring substrate and process for preparation thereof
JPH07105363B2 (ja) * 1989-04-12 1995-11-13 日本電気株式会社 微細コンタクト孔の埋込み平坦化方法
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
US5052102A (en) * 1989-06-19 1991-10-01 Shell Oil Company Laser induced electrical connection of integrated circuits
US5196229A (en) * 1989-08-21 1993-03-23 Gte Products Corporation Coated phosphor articles
US5064685A (en) * 1989-08-23 1991-11-12 At&T Laboratories Electrical conductor deposition method
US5183684A (en) * 1989-11-20 1993-02-02 Dow Corning Corporation Single and multilayer coatings containing aluminum nitride
JPH0637283B2 (ja) * 1989-12-20 1994-05-18 セントラル硝子株式会社 酸化物薄膜の成膜方法
US4973526A (en) * 1990-02-15 1990-11-27 Dow Corning Corporation Method of forming ceramic coatings and resulting articles
US5011568A (en) * 1990-06-11 1991-04-30 Iowa State University Research Foundation, Inc. Use of sol-gel derived tantalum oxide as a protective coating for etching silicon
US5213999A (en) * 1990-09-04 1993-05-25 Delco Electronics Corporation Method of metal filled trench buried contacts
US5423285A (en) * 1991-02-25 1995-06-13 Olympus Optical Co., Ltd. Process for fabricating materials for ferroelectric, high dielectric constant, and integrated circuit applications
US5514822A (en) * 1991-12-13 1996-05-07 Symetrix Corporation Precursors and processes for making metal oxides
US5236874A (en) * 1991-03-08 1993-08-17 Motorola, Inc. Method for forming a material layer in a semiconductor device using liquid phase deposition
DE4200809C2 (de) * 1991-03-20 1996-12-12 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement
JP2999854B2 (ja) * 1991-05-18 2000-01-17 株式会社堀場製作所 水素センサ、ガスセンサ用またはｐＨ応答用金属薄膜製造方法
JP2874391B2 (ja) * 1991-06-05 1999-03-24 日産自動車株式会社 撥水処理ガラスの製造方法
US5202152A (en) * 1991-10-25 1993-04-13 Cornell Research Foundation, Inc. Synthesis of titanium nitride films
JP3219450B2 (ja) * 1992-01-24 2001-10-15 旭硝子株式会社 導電膜の製造方法、低反射導電膜とその製造方法
JP3248234B2 (ja) * 1992-04-21 2002-01-21 ソニー株式会社 埋め込みプラグの形成方法
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
JPH06139845A (ja) * 1992-10-27 1994-05-20 Matsushita Electric Ind Co Ltd パターン化した透明導電膜の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198372A (ja) * 2000-12-25 2002-07-12 Hitachi Ltd 半導体デバイスの製造方法および半導体デバイス

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