JPH07104800B2 - プログラム評価装置 - Google Patents
プログラム評価装置Info
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- JPH07104800B2 JPH07104800B2 JP62128914A JP12891487A JPH07104800B2 JP H07104800 B2 JPH07104800 B2 JP H07104800B2 JP 62128914 A JP62128914 A JP 62128914A JP 12891487 A JP12891487 A JP 12891487A JP H07104800 B2 JPH07104800 B2 JP H07104800B2
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- Japan
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- signal
- circuit
- clock
- input
- timing
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、動作クロックを停止させる低消費電力モード
（以下“スタンバイモード”という）を備えたマイクロ
コンピュータ（以下“マイコン”という）が実行するプ
ログラムを開発評価するプログラム評価装置に関する。
（以下“スタンバイモード”という）を備えたマイクロ
コンピュータ（以下“マイコン”という）が実行するプ
ログラムを開発評価するプログラム評価装置に関する。
近来、マイコンは高集積化に伴う消費電力の増加を抑え
る対策の為と、耐ノイズ性向上の為にCMOSプロセスを用
いて設計されるようになってきた。CMOSマイコンでは、
より一層の低消費電力化のため、動作が不要な時に動作
クロックを停止せしめ消費電力を低下させるスタンバイ
モードを一般に備えている。かかるマイコンを使用する
ために、ユーザーはマイコンに実行させるプログラムを
開発しなければならない。開発されたプログラムはプロ
グラムメモリに記憶され、実際にマイコン制御するため
に使用される。この時、かかるプログラムを開発および
評価するためにマイコン開発装置が用いられている。マ
イコン開発装置には実際のマイコンと同一の動作が要求
されるため、実際のマイコンと同一の機能を有し、さら
にマイコン開発装置を動作させるために必要な回路（以
下“エミュレーション回路”という）を備えた評価用マ
イコンコンピュータ（エバチップ）が搭載されている。
る対策の為と、耐ノイズ性向上の為にCMOSプロセスを用
いて設計されるようになってきた。CMOSマイコンでは、
より一層の低消費電力化のため、動作が不要な時に動作
クロックを停止せしめ消費電力を低下させるスタンバイ
モードを一般に備えている。かかるマイコンを使用する
ために、ユーザーはマイコンに実行させるプログラムを
開発しなければならない。開発されたプログラムはプロ
グラムメモリに記憶され、実際にマイコン制御するため
に使用される。この時、かかるプログラムを開発および
評価するためにマイコン開発装置が用いられている。マ
イコン開発装置には実際のマイコンと同一の動作が要求
されるため、実際のマイコンと同一の機能を有し、さら
にマイコン開発装置を動作させるために必要な回路（以
下“エミュレーション回路”という）を備えた評価用マ
イコンコンピュータ（エバチップ）が搭載されている。
第９図は従来のエバチップの構成を示すブロック図であ
る。エバチップ10は開発評価されるべきプログラムが格
納されている外部メモリ２に接続され、それから命令コ
ードを読出して実行する。読出された命令コードの実行
は実際のマイコンと同じ中央処理装置（以下“CPU"とい
う）１で行なわれ、必要に応じて周辺回路３を制御す
る。また、CPU1が演算処理を実行しない時は、内蔵され
ているスタンバイ制御回路５に指令を送ってスタンバイ
モードを設定する。エバチップ10は実際のマイコンと同
様にCLK端子から入力されるクロック信号をクロック制
御回路６に入力し、位相の異なる２相のシステムクロッ
クCK1,CK2（以下、単に“CK1,CK2"という）を内部で作
成し、このCK1,CK2に同期して動作するように設計され
ている。スタンバイモードが設定されると、スタンバイ
制御回路５はクロック制御回路６を制御してシステムク
ロックを止める（実際には、たとえばCK1を“1"レベル,
CK2を“0"レベルに固定してエバチップが動作しないよ
うにしている。スタンバイモードの解除はマイコンの機
能であるNMI（ノンマスカブルインタラプト）端子が用
いられる。NMI端子に有効信号が入力されるとスタンバ
イ制御回路５はスタンバイモードを解除し、停止中のCK
1とCK2を発生させ、エバチップの動作を再開させる。一
般のマイコンは、水晶発振器を用いてクロック信号を作
成しているが、スタンバイモード中は水晶発振器の動作
自体を停止させる場合がある。この場合、スタンバイモ
ードを解除して水晶発振器の発振動作を再開するが、水
晶の発振は機械振動の為発振が安定するまで数10m秒の
時間（以下“発振安定時間”という）が必要となる。従
って、この間はCK1とCK2とが発生されないように制御さ
れている。エバチップ10においてもマイコンと同一動作
を行なうため同様な回路で同様な制御が行なわれてい
る。
る。エバチップ10は開発評価されるべきプログラムが格
納されている外部メモリ２に接続され、それから命令コ
ードを読出して実行する。読出された命令コードの実行
は実際のマイコンと同じ中央処理装置（以下“CPU"とい
う）１で行なわれ、必要に応じて周辺回路３を制御す
る。また、CPU1が演算処理を実行しない時は、内蔵され
ているスタンバイ制御回路５に指令を送ってスタンバイ
モードを設定する。エバチップ10は実際のマイコンと同
様にCLK端子から入力されるクロック信号をクロック制
御回路６に入力し、位相の異なる２相のシステムクロッ
クCK1,CK2（以下、単に“CK1,CK2"という）を内部で作
成し、このCK1,CK2に同期して動作するように設計され
ている。スタンバイモードが設定されると、スタンバイ
制御回路５はクロック制御回路６を制御してシステムク
ロックを止める（実際には、たとえばCK1を“1"レベル,
CK2を“0"レベルに固定してエバチップが動作しないよ
うにしている。スタンバイモードの解除はマイコンの機
能であるNMI（ノンマスカブルインタラプト）端子が用
いられる。NMI端子に有効信号が入力されるとスタンバ
イ制御回路５はスタンバイモードを解除し、停止中のCK
1とCK2を発生させ、エバチップの動作を再開させる。一
般のマイコンは、水晶発振器を用いてクロック信号を作
成しているが、スタンバイモード中は水晶発振器の動作
自体を停止させる場合がある。この場合、スタンバイモ
ードを解除して水晶発振器の発振動作を再開するが、水
晶の発振は機械振動の為発振が安定するまで数10m秒の
時間（以下“発振安定時間”という）が必要となる。従
って、この間はCK1とCK2とが発生されないように制御さ
れている。エバチップ10においてもマイコンと同一動作
を行なうため同様な回路で同様な制御が行なわれてい
る。
さらに、マイコン開発装置は正しいプログラムを開発す
るため、プログラム実行途中のCPU1や周辺回路３の状態
（各レジスタのデータやステータス）を外部に続出す機
能（以下“評価機能”という）を備えている。この機能
の実現するためにCPU1に対しマイコン開発装置から割込
み要求信号を発生させ、開発中のプログラムの実行を一
時中断させる必要がある。スーパーバイザインタラプト
（▲▼）端子はかかる評価機能の実現のために必
要な割込み要求入力端子である。▲▼端子に入力
された割込み要求信号（以下“▲▼信号”とい
う）は、有効状態を判別する入力回路を介してCPU1に入
力される。これに応答してCPU1はマイコン開発装置の割
込み要求信号に基づく割込み処理プログラムを実行す
る。
るため、プログラム実行途中のCPU1や周辺回路３の状態
（各レジスタのデータやステータス）を外部に続出す機
能（以下“評価機能”という）を備えている。この機能
の実現するためにCPU1に対しマイコン開発装置から割込
み要求信号を発生させ、開発中のプログラムの実行を一
時中断させる必要がある。スーパーバイザインタラプト
（▲▼）端子はかかる評価機能の実現のために必
要な割込み要求入力端子である。▲▼端子に入力
された割込み要求信号（以下“▲▼信号”とい
う）は、有効状態を判別する入力回路を介してCPU1に入
力される。これに応答してCPU1はマイコン開発装置の割
込み要求信号に基づく割込み処理プログラムを実行す
る。
▲▼信号は短時間の間に完全にノイズ除去を行な
い、かつCK1またはCK2と同期させてCPU1に入力する必要
がある為、入力回路８はCK1とCK2を用いて有効信号の検
出と同期を行なっている。
い、かつCK1またはCK2と同期させてCPU1に入力する必要
がある為、入力回路８はCK1とCK2を用いて有効信号の検
出と同期を行なっている。
マイコン開発装置において必要な他の制御信号の発生等
はエミュレーション回路９により行なわれる構成であ
る。
はエミュレーション回路９により行なわれる構成であ
る。
上述した従来のエバチップ10には以下の欠点がある。
すなわち、マイコン開発装置においてはスタンバイモー
ド中にCPU1や周辺回路３からデータやステータスを読出
すことも必要である。しかし、入力回路８はCK1,CK2を
用いて有効信号の判別を行なっているためスタンバイモ
ード中はこの入力回路８が動作しない。従って、従来の
マイコン開発装置では、まずNMI信号を入力してスタン
バイモードを解除し、その後で▲▼信号を入力す
るように制御する必要がある。そしてこの場合、NMI信
号の入力後、発振安定時間が経過してから▲▼信
号に対応する割込み処理が実際には実行される。従っ
て、従来のエバチップ10を用いたマイコン開発装置で
は、▲▼信号とマイコンの応用回路に影響がない
ように制御されたNMI信号との２信号を制御する複雑な
信号制御が必要であるという欠点、および▲▼信
号入力より発振安定時間経過後でなければ割込み処理を
実行できずリアルタイム性に欠けるという欠点がある。
さらに、通常動作で使うNMI信号を用いてクロック制御
回路６をスタンバイ状態から解除しているため、それに
よってエバチップの内部状態が変化するという欠点もあ
る。
ド中にCPU1や周辺回路３からデータやステータスを読出
すことも必要である。しかし、入力回路８はCK1,CK2を
用いて有効信号の判別を行なっているためスタンバイモ
ード中はこの入力回路８が動作しない。従って、従来の
マイコン開発装置では、まずNMI信号を入力してスタン
バイモードを解除し、その後で▲▼信号を入力す
るように制御する必要がある。そしてこの場合、NMI信
号の入力後、発振安定時間が経過してから▲▼信
号に対応する割込み処理が実際には実行される。従っ
て、従来のエバチップ10を用いたマイコン開発装置で
は、▲▼信号とマイコンの応用回路に影響がない
ように制御されたNMI信号との２信号を制御する複雑な
信号制御が必要であるという欠点、および▲▼信
号入力より発振安定時間経過後でなければ割込み処理を
実行できずリアルタイム性に欠けるという欠点がある。
さらに、通常動作で使うNMI信号を用いてクロック制御
回路６をスタンバイ状態から解除しているため、それに
よってエバチップの内部状態が変化するという欠点もあ
る。
本発明はNMI信号を用いることなく、▲▼信号の
入力によってスタンバイモードを直ちに解除できるよう
にするとともに、内部状態にも影響のない評価用マイク
ロコンピュータを提供することを目的とするものであ
る。
入力によってスタンバイモードを直ちに解除できるよう
にするとともに、内部状態にも影響のない評価用マイク
ロコンピュータを提供することを目的とするものであ
る。
本発明は、スタンバイモードの設定及び解除機能を有す
るマイクロコンピュータの実行するプログラムの開発に
使用されるプログラム評価装置において、スタンバイモ
ード中に内部状態の読出しを要求する信号を受付ける入
力回路と、該入力回路からの出力により動作クロックの
停止を解除する解除手段とを有することを特徴とする。
るマイクロコンピュータの実行するプログラムの開発に
使用されるプログラム評価装置において、スタンバイモ
ード中に内部状態の読出しを要求する信号を受付ける入
力回路と、該入力回路からの出力により動作クロックの
停止を解除する解除手段とを有することを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。第１図は本発明の一実施例のブロック構成図であ
る。第１図においてCPU1内のプログラムカウンタ12は開
発されるプログラムが格納されている外部メモリ２から
命令を読出すアドレスを発生する。プログラムカウンタ
12からのアドレスに従って外部メモリ２から読出された
命令コードは命令制御回路11に入力されて解除される。
その結果、CPU1は命令コードに従った演算処理を実行す
る。CPU1は内部ステータスや各種制御信号をマイコン開
発装置に必要な制御信号を発生するエミュレーション回
路９に出力したり、必要なステータスをそこから入力し
たりする。CLK端子からは定常的に１相のクロック信号
が入力され、クロック制御回路６及び分周器７に印加さ
れる。クロック制御回路６は第９図と同様に位相の異な
る２相のシステムクロックCK1,CK2を発生し、かつスタ
ンバイモード時はこのCK1,CK2の発生を禁止してレベル
の固定制御を行なう。CK1とCK2は入力回路8,CPU1,周辺
回路3,タイミング回路に必要に応じて入力されている。
分周器７はクロック制御回路６とは独立に２相クロック
φ1とφ2（以下、単に“φ1”と“φ2”という）を発生
する。このクロックφ1，φ2は夫々CK1,CK2と同じクロ
ックでよい。φ1とφ2はCK1,CK2とともに入力回路８に
入力される。タイミング回路４はCK1,CK2に基づきCPU1
の演算処理に必要なタイミング信号を発生しCPU1に入力
する。また、演算処理タイミングの最終を示すタイミン
グ信号TE（以下、単に“TE"という）は入力回路８にも
入力される。スタンバイ制御回路５はCPU1から出力され
るSTOP信号によってスタンバイモードを設定し、NMI入
力によってスタンバイモードの解除を行なう。また、ス
タンバイ制御回路５には入力回路８からスタンバイモー
ドの解除信号RELが新たに入力されている。入力回路８
は▲▼信号の有効状態を判別するとともにこれを
記憶し、出力としてSSVI信号を発生する。SSVI信号は命
令制御回路11に入力され、CPU1はこれに応答してマイコ
ン開発装置の割込み要求に対応する割込み処理プログラ
ムを実行する。▲▼信号に対応する割込み処理プ
ログラムの実行中は、エミュレーション回路９の出力▲
▼が“0"となる。▲▼信号はプロ
グラムメモリ２に入力され、プログラムを▲▼信
号に対応する割込み処理プログラムに切換える動作をす
る。RST信号はシステムセット信号でエバチップ10全体
の初期化に使用される。
る。第１図は本発明の一実施例のブロック構成図であ
る。第１図においてCPU1内のプログラムカウンタ12は開
発されるプログラムが格納されている外部メモリ２から
命令を読出すアドレスを発生する。プログラムカウンタ
12からのアドレスに従って外部メモリ２から読出された
命令コードは命令制御回路11に入力されて解除される。
その結果、CPU1は命令コードに従った演算処理を実行す
る。CPU1は内部ステータスや各種制御信号をマイコン開
発装置に必要な制御信号を発生するエミュレーション回
路９に出力したり、必要なステータスをそこから入力し
たりする。CLK端子からは定常的に１相のクロック信号
が入力され、クロック制御回路６及び分周器７に印加さ
れる。クロック制御回路６は第９図と同様に位相の異な
る２相のシステムクロックCK1,CK2を発生し、かつスタ
ンバイモード時はこのCK1,CK2の発生を禁止してレベル
の固定制御を行なう。CK1とCK2は入力回路8,CPU1,周辺
回路3,タイミング回路に必要に応じて入力されている。
分周器７はクロック制御回路６とは独立に２相クロック
φ1とφ2（以下、単に“φ1”と“φ2”という）を発生
する。このクロックφ1，φ2は夫々CK1,CK2と同じクロ
ックでよい。φ1とφ2はCK1,CK2とともに入力回路８に
入力される。タイミング回路４はCK1,CK2に基づきCPU1
の演算処理に必要なタイミング信号を発生しCPU1に入力
する。また、演算処理タイミングの最終を示すタイミン
グ信号TE（以下、単に“TE"という）は入力回路８にも
入力される。スタンバイ制御回路５はCPU1から出力され
るSTOP信号によってスタンバイモードを設定し、NMI入
力によってスタンバイモードの解除を行なう。また、ス
タンバイ制御回路５には入力回路８からスタンバイモー
ドの解除信号RELが新たに入力されている。入力回路８
は▲▼信号の有効状態を判別するとともにこれを
記憶し、出力としてSSVI信号を発生する。SSVI信号は命
令制御回路11に入力され、CPU1はこれに応答してマイコ
ン開発装置の割込み要求に対応する割込み処理プログラ
ムを実行する。▲▼信号に対応する割込み処理プ
ログラムの実行中は、エミュレーション回路９の出力▲
▼が“0"となる。▲▼信号はプロ
グラムメモリ２に入力され、プログラムを▲▼信
号に対応する割込み処理プログラムに切換える動作をす
る。RST信号はシステムセット信号でエバチップ10全体
の初期化に使用される。
第２図は入力回路８の詳細な回路図である。第３図はス
タンバイ制御回路５の詳細な回路図である。第４図はク
ロック制御回路の詳細な回路図である。まず、▲
▼信号に対するエバチップ10の動作を第２図の回路図お
よび第５図のタイミング図を用いて説明する。
タンバイ制御回路５の詳細な回路図である。第４図はク
ロック制御回路の詳細な回路図である。まず、▲
▼信号に対するエバチップ10の動作を第２図の回路図お
よび第５図のタイミング図を用いて説明する。
CPU1の命令処理はタイミングT1，T2……TE-1，TEで規定
されているものとする。命令処理のタイミングT2で▲
▼信号が“0"（アクティブ）となると、Ｄラッチ80
はタイミングT2のφ2で▲▼信号の反転信号（イ
ンバータ91の出力）を入力し、続くタイミングT3のφ1
でＤラッチ81がＤラッチ80の出力を入力する。Ｄラッチ
83の出力は▲▼信号が“1"のとき“0"のため、タ
イミングT3ではアンド回路84の出力とOR回路89が出力が
“1"となりREL信号が１となる。タイミングT3のφ2でア
ンド回路85の出力は“1"となり、RSフリップフロップ87
をセット（“1"）する。次のタイミングT4のCK1でＤラ
ッチ84はRSフリップフロップ87の出力を入力し、オア回
路89の出力が“1"となる。いま▲▼信号が
“1"であるので、最終タイミングTEでアンド回路90の出
力SSVIが“1"となる。最終タイミングTEでSSVI信号が
“1"となると命令制御回路11は次のタイミングT1からSV
I信号に対応する割込み処理（以下“SVI処理”という）
を実行するように動作する。SVI処理のタイミングT3に
おいて、エミュレーション回路９は、▲▼信
号を“0"にする。SVI処理の最終タイミングTEのφ2でア
ンド回路86の出力は“1"となりRSフリップフロップ87は
リセット（“0"）され出力が“0"となる。しかし、最終
タイミングTEで▲▼が“D"のためSSVI信号は
“0"のままである。次の▲▼信号による割込み処
理プログラムの命令処理のタイミングT1のφ1でＤラッ
チ88の出力が“0"となる。
されているものとする。命令処理のタイミングT2で▲
▼信号が“0"（アクティブ）となると、Ｄラッチ80
はタイミングT2のφ2で▲▼信号の反転信号（イ
ンバータ91の出力）を入力し、続くタイミングT3のφ1
でＤラッチ81がＤラッチ80の出力を入力する。Ｄラッチ
83の出力は▲▼信号が“1"のとき“0"のため、タ
イミングT3ではアンド回路84の出力とOR回路89が出力が
“1"となりREL信号が１となる。タイミングT3のφ2でア
ンド回路85の出力は“1"となり、RSフリップフロップ87
をセット（“1"）する。次のタイミングT4のCK1でＤラ
ッチ84はRSフリップフロップ87の出力を入力し、オア回
路89の出力が“1"となる。いま▲▼信号が
“1"であるので、最終タイミングTEでアンド回路90の出
力SSVIが“1"となる。最終タイミングTEでSSVI信号が
“1"となると命令制御回路11は次のタイミングT1からSV
I信号に対応する割込み処理（以下“SVI処理”という）
を実行するように動作する。SVI処理のタイミングT3に
おいて、エミュレーション回路９は、▲▼信
号を“0"にする。SVI処理の最終タイミングTEのφ2でア
ンド回路86の出力は“1"となりRSフリップフロップ87は
リセット（“0"）され出力が“0"となる。しかし、最終
タイミングTEで▲▼が“D"のためSSVI信号は
“0"のままである。次の▲▼信号による割込み処
理プログラムの命令処理のタイミングT1のφ1でＤラッ
チ88の出力が“0"となる。
次に、システムクロックCK1,CK2を停止させるスタンバ
イモード（以下“STOPモード”という）をSVI入力によ
り解除する動作について第３図および第４図と第６図の
タイミング図とを用いて説明する。CPU1は実行中のSTOP
モードを設定する命令の最終タイミングTEの１つ前のタ
イミングTE-1でSTOP信号を“1"にする。この結果、CK2
でアンド回路51と53は１となり、RSフリップフロップ56
と57がセットされそれぞれの出力は“1"となる。次のタ
イミングTEのCK1でＤラッチ58と59の出力STP1とSTP2は
共に“1"となり、オア回路61と63の出力は“1",インバ
ータ65とアンド回路64の出力は０になる。つまり、CK1
は“1",CK2は“0"に固定され、エバチップの動作がタイ
ミングTEで停止する（STOPモードに入る）。本実施例で
は、CLK端子に印加されているクロック信号は分周器７
にも入力されているので、φ1とφ2はSTOPモード中であ
っても出力を続けている。通常のSTOPモードの解除はNM
I端子への有効信号入力を入力回路55が検出しオア回路5
4を介してRSフリップフロップ57をリセットし出力を
“0"にする。CK1が“1"の為、STP1が“0"となり分周器6
2が動作を開始し、C1とC2が発生する。このときREL信号
は“0"であり、アンド回路61,62を介してC1とC2が入力
される為、カウンタ50はカウントを開始し、発振安定時
間分のC1とC2をカウントした後出力を“1"にする。この
結果、オア回路52を介してRSフリップフロップ56がリセ
ットされ出力が“0"となる。CK1が１の為、Ｄラッチ58
を介してSTP2が０となり、オア回路63とアンド回路64か
らCK1とCK2が出力される。以上のようにして通常はSTOP
モードが解除される。
イモード（以下“STOPモード”という）をSVI入力によ
り解除する動作について第３図および第４図と第６図の
タイミング図とを用いて説明する。CPU1は実行中のSTOP
モードを設定する命令の最終タイミングTEの１つ前のタ
イミングTE-1でSTOP信号を“1"にする。この結果、CK2
でアンド回路51と53は１となり、RSフリップフロップ56
と57がセットされそれぞれの出力は“1"となる。次のタ
イミングTEのCK1でＤラッチ58と59の出力STP1とSTP2は
共に“1"となり、オア回路61と63の出力は“1",インバ
ータ65とアンド回路64の出力は０になる。つまり、CK1
は“1",CK2は“0"に固定され、エバチップの動作がタイ
ミングTEで停止する（STOPモードに入る）。本実施例で
は、CLK端子に印加されているクロック信号は分周器７
にも入力されているので、φ1とφ2はSTOPモード中であ
っても出力を続けている。通常のSTOPモードの解除はNM
I端子への有効信号入力を入力回路55が検出しオア回路5
4を介してRSフリップフロップ57をリセットし出力を
“0"にする。CK1が“1"の為、STP1が“0"となり分周器6
2が動作を開始し、C1とC2が発生する。このときREL信号
は“0"であり、アンド回路61,62を介してC1とC2が入力
される為、カウンタ50はカウントを開始し、発振安定時
間分のC1とC2をカウントした後出力を“1"にする。この
結果、オア回路52を介してRSフリップフロップ56がリセ
ットされ出力が“0"となる。CK1が１の為、Ｄラッチ58
を介してSTP2が０となり、オア回路63とアンド回路64か
らCK1とCK2が出力される。以上のようにして通常はSTOP
モードが解除される。
いま、STOPモード中にSVI信号が“0"（アクティブ）と
なると、φ1，φ2は出力状態にあるので入力回路８から
はφ1に同期してREL信号が出力される。この結果、スタ
ンバイ制御回路５のオア回路52及び54を介してRSフリッ
プフロップ56と57がリセットされ、出力がそれぞれ“0"
になる。この時、CK1が１の為、Ｄラッチ58と59を介し
てSTP2とSTP1がそれぞれ“0"になり、分周器62が動作
し、最終タイミングからエバチップの動作が再開され
る。STOPモードの最終のタイミングTEでSSVIが入力され
ると、CPU1は次のタイミングT1よりSVI処理を実行す
る。以上のように▲▼信号の入力に応答して直ち
にSTOPモードが解除されると共に、解除後直ちにSVI処
理の実行ができる。なお、REL信号が１でSTP2が１のた
めナンド回路62が１となり、アンド回路60と61の出力が
それぞれ“0"になるためカウンタ50はこの時は動作しな
い。
なると、φ1，φ2は出力状態にあるので入力回路８から
はφ1に同期してREL信号が出力される。この結果、スタ
ンバイ制御回路５のオア回路52及び54を介してRSフリッ
プフロップ56と57がリセットされ、出力がそれぞれ“0"
になる。この時、CK1が１の為、Ｄラッチ58と59を介し
てSTP2とSTP1がそれぞれ“0"になり、分周器62が動作
し、最終タイミングからエバチップの動作が再開され
る。STOPモードの最終のタイミングTEでSSVIが入力され
ると、CPU1は次のタイミングT1よりSVI処理を実行す
る。以上のように▲▼信号の入力に応答して直ち
にSTOPモードが解除されると共に、解除後直ちにSVI処
理の実行ができる。なお、REL信号が１でSTP2が１のた
めナンド回路62が１となり、アンド回路60と61の出力が
それぞれ“0"になるためカウンタ50はこの時は動作しな
い。
次に、本発明の第２の実施例について第７図及び第８図
を用いて説明する。第７図はスタンバイ制御回路５の他
の回路図、第８図はクロック制御回路６の他の回路図で
ある。この第２の実施例では、CK1,CK2は動作している
が、CPU1に供給されることが禁止させるスタンバイモー
ド（以下“HALTモード”という）を▲▼信号によ
り解除する動作を説明する。
を用いて説明する。第７図はスタンバイ制御回路５の他
の回路図、第８図はクロック制御回路６の他の回路図で
ある。この第２の実施例では、CK1,CK2は動作している
が、CPU1に供給されることが禁止させるスタンバイモー
ド（以下“HALTモード”という）を▲▼信号によ
り解除する動作を説明する。
CPU1がHALTモードを設定する命令を実行すると、STOPモ
ード設定命令と同様にタイミングTE-1でHALT信号を“1"
にする。するとCK2でアンド回路502の出力は“1"となり
RSフリップフロップ504はセットされて出力が“1"とな
り、最終タイミングTEのCK1でＤラッチ505の出力HLT信
号が“1"となる。この結果、オア回路66の出力は“1",
インバータ68,アンド回路67の出力は“0"に固定され
る。つまり、CPUの動作クロックCPUCK1とCPUCK2はそれ
ぞれ“1"と“0"に固定される。
ード設定命令と同様にタイミングTE-1でHALT信号を“1"
にする。するとCK2でアンド回路502の出力は“1"となり
RSフリップフロップ504はセットされて出力が“1"とな
り、最終タイミングTEのCK1でＤラッチ505の出力HLT信
号が“1"となる。この結果、オア回路66の出力は“1",
インバータ68,アンド回路67の出力は“0"に固定され
る。つまり、CPUの動作クロックCPUCK1とCPUCK2はそれ
ぞれ“1"と“0"に固定される。
HALTモードの解除において、通常動作時はCK1,CK2によ
り周辺回路３の制御や外部割込み要求入力端子（図示せ
ず）への信号入力により割込み要求信号を発生させアン
ド回路501,オア回路503を介してRSフリップフロップ504
をリセットし、出力を“0"にし、HLT信号を“0"にする
ことによりHLTモードを解除する。
り周辺回路３の制御や外部割込み要求入力端子（図示せ
ず）への信号入力により割込み要求信号を発生させアン
ド回路501,オア回路503を介してRSフリップフロップ504
をリセットし、出力を“0"にし、HLT信号を“0"にする
ことによりHLTモードを解除する。
いま、SVI信号が“0"となると、REL信号が“1"となりOR
回路503の出力が“1"となりRSフリップフロップ504がリ
セットされ出力が“0"となる為、次のCK1でＤラッチ505
の出力HLTが“0"となりCPUCLK1,CPUCK2はCK1,CK2に同期
して動作するようになりHALTモードが解除される。同時
にSSVI信号によりSVI処理が実行される。
回路503の出力が“1"となりRSフリップフロップ504がリ
セットされ出力が“0"となる為、次のCK1でＤラッチ505
の出力HLTが“0"となりCPUCLK1,CPUCK2はCK1,CK2に同期
して動作するようになりHALTモードが解除される。同時
にSSVI信号によりSVI処理が実行される。
以上のように▲▼信号によりHALTモードをエバチ
ップの内部状態を変更することなく解除してSVI処理を
実行できる。
ップの内部状態を変更することなく解除してSVI処理を
実行できる。
以上説明したように、本発明は▲▼信号によりス
タンバイモードを直ちに解除する機能を有し、スタンバ
イモード中のマイコン開発装置からの割込み要求に対し
▲▼信号のみの制御を行なうだけでエバチップの
内部状態に影響を与えることなく直ちにSVI処理を実行
できるという優れた効果があり、従来の欠点をすべて解
決することができる。
タンバイモードを直ちに解除する機能を有し、スタンバ
イモード中のマイコン開発装置からの割込み要求に対し
▲▼信号のみの制御を行なうだけでエバチップの
内部状態に影響を与えることなく直ちにSVI処理を実行
できるという優れた効果があり、従来の欠点をすべて解
決することができる。
第１図は本発明を実施したエバチップのブロック図、第
２図は入力回路の詳細図、第３図はスタンバイ制御回路
の詳細図、第４図はクロック制御回路の詳細図、第５図
はSVI処理のタイミング図、第６図はSTOPモードを▲
▼信号により解除する場合のタイミング図、第７図
はスタンバイ制御回路の他の詳細図、第８図はクロック
制御回路の他の詳細図、第９図は従来のエバチップのブ
ロック図である。 １……CPU、２……プログラムメモリ、３……周辺機
能、４……タイミング回路、５……スタンバイ制御回
路、６……クロック制御回路、７……分周器、８……入
力回路、９……エミュレーション回路。
２図は入力回路の詳細図、第３図はスタンバイ制御回路
の詳細図、第４図はクロック制御回路の詳細図、第５図
はSVI処理のタイミング図、第６図はSTOPモードを▲
▼信号により解除する場合のタイミング図、第７図
はスタンバイ制御回路の他の詳細図、第８図はクロック
制御回路の他の詳細図、第９図は従来のエバチップのブ
ロック図である。 １……CPU、２……プログラムメモリ、３……周辺機
能、４……タイミング回路、５……スタンバイ制御回
路、６……クロック制御回路、７……分周器、８……入
力回路、９……エミュレーション回路。
Claims (1)
- 【請求項１】中央処理部に第１のクロックを供給する第
１のクロック出力回路であって、クロック停止信号に応
じて第１の期間に前記第１のクロック出力を停止する第
１のクロック出力回路と、 前記第１のクロック出力回路に対し前記停止信号を供給
するクロック制御部と、 前記第１の期間に前記クロック停止信号に係わらず第２
のクロックを出力する第２のクロック出力回路と、 第１の端子からの信号を受ける入力回路であって、前記
第２のクロックに応じて前記第１の期間に前記第１の端
子に入力される処理要求信号を検出して保持すると共に
前記クロック制御部に対し前記停止信号の解除を指示す
る入力回路と、 前記停止信号解除後の第２の期間において、前記第１の
クロックに基づき所定のタイミングをもって前記第２の
期間の終了を指示するタイミング信号を発生するタイミ
ング回路と、 前記入力回路が保持した前記処理要求信号を受け、前記
タイミング信号に応じて前記処理部へ出力する要求信号
出力部とを有することを特徴とするプログラム評価装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128914A JPH07104800B2 (ja) | 1987-05-25 | 1987-05-25 | プログラム評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128914A JPH07104800B2 (ja) | 1987-05-25 | 1987-05-25 | プログラム評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292246A JPS63292246A (ja) | 1988-11-29 |
| JPH07104800B2 true JPH07104800B2 (ja) | 1995-11-13 |
Family
ID=14996489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128914A Expired - Fee Related JPH07104800B2 (ja) | 1987-05-25 | 1987-05-25 | プログラム評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104800B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9377507B2 (en) * | 2012-05-07 | 2016-06-28 | Microchip Technology Incorporated | Processor device with instruction trace capabilities |
| JPWO2016117102A1 (ja) * | 2015-01-23 | 2017-07-27 | 株式会社日立製作所 | 計算機システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696332A (en) * | 1979-12-28 | 1981-08-04 | Matsushita Electric Ind Co Ltd | Program development evaluation chip of one-chip microcomputer |
| JPS5881334A (ja) * | 1981-11-11 | 1983-05-16 | Hitachi Ltd | 情報処理装置 |
-
1987
- 1987-05-25 JP JP62128914A patent/JPH07104800B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63292246A (ja) | 1988-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |