JPH07101381B2 - 再構成可能な順次処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は再構成可能な順次処理装
置に関し、さらに詳しくいえば、データに一連の順次の
演算を行う一連のアドレスゼネレータと演算装置を実現
するのに間に合うように再構成できるような処理装置に
関する。

【０００２】

【従来の技術】画像データ処理装置のような従来のデー
タ処理方式はデータについて一連の算術論理演算を行う
ために多数のハードウエアを必要とする。たとえば、画
像データは、少しだけあげても画像収集、空間フイルタ
リング、時間フイルタリング、ヒストグラム等化、画像
表示を必要とする。そのような各演算は、別々の盤又は
別々のゲート配列で別個のハードウエアを実現すること
を必要とする。そのように実現された装置は、高価であ
り、またすべての必要なハードウエアが常に存在する
が、それは一連の演算の中に特定の演算が要求される期
間の間の少部分の時間に利用されるだけであるという意
味で比較的効率が悪い。このハードウエアは実際には二
つの構成要素、すなわち、演算によって要求される順序
で画素アドレスを選択するアドレスゼネレータ及び順序
付けしたデータについての演算を実際に行う演算装置を
含む。

【０００３】必要なハードウエアの増加は、固定画像デ
ータバンクを特徴とするパイプラインシステムにおいて
いっそう大きくなる。パイプラインシステムは、画素の
多数の異なるフレームについて、各フレームをパイプラ
インすなわち一連の処理装置を介してシフトさせながら
多数の画像処理演算を行っているものである。画像テー
タが固定され、パイプラインを通して移動しないパイプ
ラインシステムの一変形においては、各フレームは、一
連のアドレスゼネレータ及び関連の演算装置によってサ
ービスされる必要があり、そのことはアドレスゼネレー
タと演算装置の正しい１組を各フレームに正しい順序で
接続するために大規模なスイッチング能力をもった二つ
の大きなマルチプレクサスイッチを必要とする。 の大きなマルチプレクサスイッチを必要とする。

【０００４】

【発明が解決しようとする課題】したがっ
て本発明の目的は、再構成可能な順序処理装置を提供す
ることである。 本発明の目的はさらに、ソフトウエア
によって制御されて機器再構成を行う再構成可能な順次
処理装置を提供することである。

【０００５】本発明の目的はさらに、同じデータについ
ての多数の異なる順次演算を行うときに特定のアドレス
ゼネレータ及び演算装置をそれぞれ実現するのに間に合
うように再構成できる同じゲート配列を用いる再構成可
能な順次処理装置を提供することである。 本発明の目
的はさらに、定常データバンクとともにパイプラインシ
ステムにおいて利用できる同時処理を与えるがなお大規
模なマルチプレクサ・スイッチング能力を必要としない
再構成可能な順次処理装置を提供することである。

【０００６】本発明の目的はさらに、処理アルゴリズム
をハードウエアを取換えずに容易かつ迅速に変更できる
再構成可能な順次処理を提供することである。

【０００７】

【課題を解決するための手段】本発明は、真に有効で経
済的なデータ処理装置が多数の異なるアドレスシーケン
ス及び算術演算をそれぞれ同じプログラマブル論理ブロ
ックを用いてエミュレートするために、ソフトウエア制
御のもとに容易に再構成できるアドレスゼネレータと演
算装置によって達成できるということを実現することに
データバンクとデータバンク内のデータをアドレス指定
するプログラマブル論理ブロック・アドレスゼネレータ
を備えている再構成可能な順次処理装置を特徴とする。
プログラマブル論理ブロックアドレスゼネレータによっ
てアドレス指定されたデータを処理するプログラマブル
論理ブロック演算装置がデータバンクに応答する。アド
レスゼネレータ・ハードウエア構成フアイルにはプログ
ラマブル論理ブロック・アドレスゼネレータをアドレス
演算コードに応じて複数のアドレス構成の中の一つの構
成で構成する複数の構成フアイルがある。演算装置ハー
ドウエア構成フアイルにはプログラマブル論理ブロック
演算装置を算術演算コードに応答して複数の処理構成の
中の一つの構成で構成する複数の構成フアイルがある。
プログラマブル論理ブロック・アドレスゼネレータとプ
ログラマブル論理ブロック・演算装置を対応する一連の
算術論理演算をデータバンク内のデータに順次に行うよ
うに構成できるようにする一連の命令コードを各構成フ
アイルに送出する手段がある。

【０００８】好適実施例においては、プログラマブル論
理ブロックは、プログラマブルゲート配列である。命令
コードを送出する手段は、各論理ブロックごとの次の構
成における命令コードを記憶する命令コードレジスタ
と、次の命令コードに応答し二つのハードウエア構成フ
アイルからその命令コードに対応するフアイルを選択す
る復号手段を備えていてもよい。アドレスゼネレータは
複数の再構成可能なアドレスセットを備えていてもよ
く、演算装置は複数の再構成の再構成可能な算術回路を
備えていてもよい。データバンクには複数のデータセッ
トがあってもよく、再構成可能な順次処理装置にはさら
にデータセットの対応する一つに対するアドレスセット
と演算装置の各々を相互接続する複数のバスがあっても
よい。

【０００９】

【実施例】図１には、本発明による再構成可能な順次処
理装置１２を備えた計算機システム１０が示されてい
る。計算機は、ＩＢＭ ＰＣ又はけん盤１４、ＣＰＵ１
６、表示装置１８及びハードデイスク記憶装置２０若し
くは任意の他の適当な固定記憶装置を有する任意の他の
計算機であってもよい。再構成可能な順次処理装置１２
及びＣＰＵ１６は、普通は、計算機内の共通バックプレ
ーンにプラグ・インボートを形成する。

【００１０】再構成可能な順次処理装置１２（図２）に
は、処理するために一度に一つ演算装置２６に送られ次
に画像データバンク２４に戻される予定の一連のアドレ
スを画像データバンク２４から選択するアドレスゼネレ
ータ２２がある。実行される特定の動作は、画像収集、
空間フイルタリング、ヒストグラム又は画像表示であっ
てもよい。各場合に、プログラマブルゲート配列などの
プログラマブル論理ブロックによって実現されるアドレ
スゼネレータ２２は、アドレスゼネレータ・ハードウエ
ア構成フアイル回路２８から選択されたフアイルによっ
て構成される。同じようにして、やはりプログラマブル
ゲート配列などのプログラマブル論理ブロックによって
実現される演算装置２６は、演算装置ハードウエア構成
フアイル３０から選択されたフアイルに従って構成され
る。ハードウエア構成フアイル２８及び３０の各々は、
線路３２及び３４を通してハードデイスク２０などから
複数のフアイルを最初にロードされる。次に、特定のプ
ロセスを識別する演算コードがＣＰＵ１６から線路３８
を通って命令演算コードレジスタ３６に達すると、復号
器３９は、所望のフアイルをそれぞれのユニット、アド
レスゼネレータ２２及び演算装置２６に導入することを
二つのハードウエア構成フアイルの一方又は両方に命令
可能にされる。

【００１１】図２には１本のアドレスバス４０と１本の
データバス４２しか示していないが、これは本発明の必
要な制限ではない。たとえば、アドレスゼネレータ２２
が複数のアドレスセットを含み、画像データバンク２４
が複数のデータセットを含み、演算装置２６が複数の算
術回路を含むとき、複数のアドレスバス４０ａと複数の
データバス４２ａを用いることができる。その場合に
は、アドレスゼネレータ２２の中の各アドレスセット
は、独立アドレスゼネレータとして作用し、特定の一連
のアドレスを画像データバンク２４の中の対応するデー
タセットに対して作る。その一連のアドレスによって指
定された記憶場所からのデータは、演算装置２６の中の
対応する算術回路によって処理される。アドレスセッ
ト、データセット及び算術回路のこれらの組合せの各々
を、図示の複数のバスの１本によって相互接続して、同
時パイプライン式処理を完全にできるようにする。な
お、処理のパイプラインサイクルを完了した後に、演算
装置２６における算術回路のパーソナリテイ又はアイデ
ンテイテイを入れ替えできるのと同様にアドレスセット
のパ−ソナリテイ又はアイデンテイテイを入れ替えでき
るので、画像処理の新しいサイクルを入れ替えされなか
った画像データバンク２４のデータセットに適用でき
る。この入れ替えはすべて、複雑なバス多重化を全くす
る必要なく行われる。

【００１２】特定の処理努力に必要なすべての構成フア
イルは、アドレスゼネレータ・ハードウエア構成フアイ
ル２８及び演算装置ハードウエア構成フアイル３０中に
たとえば、それぞれ線路３２及び３４を通してハードデ
イスク２０から予備的に記憶させられてもよい。又は、
各個々のフアイルは、ハードデイスク２０から線路３２
及び３４を通して必要に応じて個々にそれぞれのフアイ
ル２８及び３０に送られてもよい。どちらの場合にも、
計算機１０は、指令フアイルから実行されるべき次の処
理技術たとえば、画像収集、空間フイルタリング、ヒス
トグラム演算など、を読出す（段階５０）。結果とし
て、計算機は、その処理努力に必要な特定構成の演算コ
ードを識別し、その演算コードを図２の命令演算コード
レジスタ３６の中に置く（段階５２）。これに続いて、
復号器３９（図２）がハードウエア構成フアイル２８及
び３０の両方を駆動するように働く。段階５４（図３）
において、復号器３９は、「アドレスゼネレータ・フア
イルの再構成が必要か」と質問する。答が「イエス」で
あれば、復号器はアドレスゼネレータ・フアイルを段階
５６において再構成し、次に段階５８において実行す
る。応答が「ノー」であれば、たとえば、同じ構成が再
び要求されるので、システムは段階５８において直接実
行するように移る。同時に、復号器３９は段階６０にお
いて「演算装置ハードウエア構成フアイル３０に関して
再構成が必要か」という質問を行う。答がイエスであれ
ば、そのフアイルは段階６２において再構成されて、シ
ステムは段階５８において実行するように動く。応答が
ノーであれば、システムは段階５８における実行へ直接
に移る。しかし、段階５８における実行は、必要な再構
成が、もしあったとしても、両方のフアイルにおいて行
なわれたことを示す決定が段階５４及び段階６０の両方
においてなされていなければ、起こらないことに注意さ
れたい。実行が完了した後に、システムは、計算機１０
からの段階５０における次の指令読出しに応答して命令
演算コードレジスタ３６に記憶されている次の演算コー
ドを段階５２においてさがすために循環する。

【００１３】システムが再構成される必要の生ずる可能
性のある利用可能なプロセスと関連の命令コードの代表
的リスト７０が図４に示され、図４の表は、命令コード
列７４に表にされた対応する命令コードを有するフアイ
ル名欄７２の下に識別された１６の異なるフアイル名を
含んでいる。各フアイルは、１６バイトの利用可能な欄
をもち、画像収集から画像表示までの全部で１６の異な
るフアイルがある。ハードウエア構成フアイルは、ＲＡ
Ｍベース又は、ＰＲＯＭベースにすることが可能であ
る。各々１６キロバイトの１６フアイルがあるこの場合
には、記憶装置は必然的に２５６キロバイトの容量をも
っている。ブロックがＲＡＭベースであれば、そのブロ
ックに新しいフアイルを周期的に再ロードできる。この
特徴は、固定記憶装置、たとえば、ハードデイスク、の
寸法によってだけ制限される機能のライブラリーを用い
ることを可能にする。

【００１４】図４にあげたアドレスゼネレータ・フアイ
ルの各々は、図５に指示され、見出し長さ計数ブロック
８２で始まりデータフレーム１〜７が続いている一般形
式８０をもっている。もちろん、欄の大きさ及びブロッ
クの数は、特定の用途によって変り、全く制限を意味し
ない。

【００１５】図５の各データフレーム１〜７には、再構
成可能なアドレスゼネレータ２２に入っている特定の構
成要素を構成する命令がある。データフレーム１はデー
タ源／宛先制御ブロックに関するものである。データフ
レーム２は境界条件検出器／イニシエータブロックに関
するものである。データフレーム３は記憶配列ポインタ
ーブロックに、データフレーム４は加算器ブロックに、
データフレーム５はアドレスゼネレータ・パラメータ・
ブロックに、データフレーム６はバンクオフセットゼネ
レータ・ブロックに、データフレーム７は記憶タイミン
グ制御ブロックに関するものである。

【００１６】これらのブロックのすべては、アドレスゼ
ネレータ２２の一般実現を構成する図６に示されてい
る。アドレスゼネレータ２２はデータ源／宛先制御回路
９０を含んでいる。データ源／宛先制御回路９０（図
６）は、アドレス生成の速度を設定し、アドレスの生成
を対応するデータの発生と同期させる。境界条件検出器
／イニシエータ回路９２はデータの画像又はフレームの
初めと終り又は境界を検出し、それは、ラインを相互に
及び一つのフレーム又は画像を作るライン群を次のフレ
ーム又は画像から区別する。境界条件検出器／イニシエ
ータ回路９２によって検出された境界条件があれば、飛
び越しゼネレータ回路９４は記憶配列ポインター回路９
６に発生されたアドレスを越えて新しい飛び越しアドレ
スに飛び越させるように命ずる。一つの条件が境界条件
検出器／イニシエータ回路９２によって指示された場
合、適当なライン飛び越し又はフレーム飛び越しインク
リメントが導入される。さもなければ、発生されたアド
レスは記憶配列ポインター回路９６から加算器回路９８
へ通される。飛び越しゼネレータ回路９４によって導入
される飛び越しの大きさは、アドレスゼネレータパラメ
ータブロック１００によって定められる。加算器回路９
８は、実際には、単一アドレスポインターから四つのア
ドレスを発生できるようにするバンクオフセットゼネレ
ータ回路１１０によって定められた量だけオフセットさ
れる四つの個別加算器１０２、１０４、１０６及び１０
８を一例として備えていてもよい。これは、選択された
画素が多数の隣接画素で取り巻かれなければならないあ
る形式のフイルタにおいて行われる。記憶タイミング制
御回路１１２は、書き込み又は読み出し動作が現在行わ
れているかどうかを指示して、メモリが加算器１０２、
１０４、１０６及び１０８からのアドレス出力をストロ
ーブする正しい時間を識別する。システムが画像収集ア
ドレスゼネレータとして構成されれば、データが恐らく
順次に記憶され、飛び越しが必要でないので飛び越しゼ
ネレータが除去される。アドレスゼネレータが空間フイ
ルタとして構成されれば、データがメモリから取られ
て、外部源又は宛先が全くなしにメモリに書き戻される
ので、データ源／宛先制御回路９０は除去されてもよ
い。アドレスゼネレータ２２がヒストグラム演算を行な
っているとき、データはメモリから直接に供給されて、
メモリへ戻されるので、データ源／宛先制御回路９０
は、再び除去され、ヒストグラム演算において多重オフ
セットアドレスを単一アドレスから与える必要がないの
で、追加の加算器１０４、１０６及び１０８も除去され
る。アドレスゼネレータ２２が画像表示動作のために構
成されるとき、単一画像表示が多重アドレス出力を必要
としないので、バンクオフセットゼネレータと同様にす
べての加算器も除去できる。

【００１７】演算装置２６のためのフアイル書式１２０
（図７）は、アドレスゼネレータ２２のためのフアイル
書式８０（図５）と同じである。各データフレームは再
構成可能な演算装置２６の中に入っている特定の構成要
素を構成する命令を含んでいる。見出し長さ計数１２２
のあとに七つのデータフレームが続いている。データフ
レーム１は各ブロックの中のＦＩＦＯ及びデータのため
の構成命令を含んでいる。データフレーム２は加算器／
減算器ブロックに関するものである。データフレーム３
は乗算器ブロックに、データフレーム４は索引表に、デ
ータフレーム５は、分類機／検出器に、データフレーム
６はＡＬＵ制御に、そしてデータフレーム７はバラメー
タブロックに関するものである。これらのブロックのす
べては、演算装置２６の一般的実現を構成する図８に示
されている。

【００１８】演算装置２６の一般化ブロック図（図８）
には、外部データを受けてそれを第１のマルチプレクサ
１３２へ送出するデータ・インＦＩＦＯ １３０があ
り、第１のマルチプレクサ１３２は、また内部データを
内部データＦＩＦＯ １３４から受ける。第２のマルチ
プレクサ１３６もまた入力としてパラメータブロック１
３８からの出力とともに内部データＦＩＦＯ １３４か
らの内部データも受ける。バラメータブロック１３８
は、普通は、索引表１４０の中で選択されるべき特定の
表、又は乗算器１４２の中で使用されるべき乗率又は加
算器／減算器１４４において用いられるべきオフセット
の識別並びに検出器／分類機１４６のためのしきいレベ
ル及びヒストグラム演算を与える。演算装置（ＡＬＵ）
制御回路１４８は、データインＦＩＦＯ １３０、デー
タアウトＦＩＦＯ １５０及び種々のマルチプレクサ１
３２、１３６及び１５２並びに内部データＦＩＦＯ １
３４のデータを同期させることができる。マルチプレク
サ１５２は内部データＦＩＦＯ１３４の帰還ループ、メ
モリデータイン及び検出器／分類機１４６の帰還ループ
から内部データＦＩＦＯ １３４への入力を制御する。

【００１９】画像収集モードにおいては、演算装置２６
はパラメータブロック１３８及びＡＬＵ制御回路１４８
のほかにデータアウトＦＩＦＯ １５０、索引表１４０
及びデータインＦＩＦＯ １３０だけあればよい。デー
タインＦＩＦＯ１３０からデータを取り入れる画像収集
システム組立体がデータを索引表１４０を用いて変換
し、データをデータアウトＦＩＦＯ １５０を通して出
力に与えるので残りの回路、すなわち、マルチプレクサ
全部、内部データＦＩＦＯ、加算器／減算器及び乗算器
は不要である。

【００２０】演算装置２６が空間フイルタとして動作し
ているとき・検出器／分類機１４６は、ヒストグラムに
必要な検出と分類がこの用途における空間フイルタリン
グにおいて用いられないので、除去してもよい。

【００２１】演算装置２６がヒストグラムモードで動作
しているとき、検出器／分類機１４６が再び必要である
が、加算器／減算器１４４、乗算器１４２、マルチプレ
クサ１３２と１３６及びデータインＦＩＦＯ １３０
は、それらがヒストグラム演算に必要ないので、除かれ
る。ヒストグラム演算においては、データは比較されて
磁気テープメモリに格納されるので、乗算、加算及び減
算は、普通は必要な機能ではない。演算装置２６が画像
表示モードで動作しているとき、演算装置は、データが
メモリから入って来て、索引表１４０によって変換さ
れ、再び表示装置へ出力されるだけなので、内部データ
ＦＩＦＯ １３４、データアウトＦＩＦＯ１５０、索引
表１４０、パラメータブロック１３８及びＡＬＵ制御回
路１４８だけあればよい。画像表示、ヒストグラム、空
間フイルタリング及び画像収集などのある種の処理を行
なうためにアドレスゼネレータ及び演算装置の一般化し
たものとより特定な実現の前述の検討は、例示のためだ
けであり、この発明は、これらに限定されない多くの他
の処理モードに使用できるし、こゝに示された特定の実
現と異なり、本発明の一部分を形成しない処理技術を用
いてもよい。図２、６及び８のアドレスゼネレータ２２
及び演算装置２６はＸＩＬＩＮＸ社から入手できるフイ
ールドプログラマブル・ゲート配列で実現されてもよ
い。

【００２２】前に、図２に関して、アドレスゼネレータ
２２及び演算装置２６が各々の場合に多数のバスによっ
て画像データバンク２４と相互接続されてもよいことを
説明した。それが行なわれれば、異なるセットのデータ
の異なるモード、たとえば、画像表示、空間フイルタリ
ング、ヒストグラム、による同時処理のパイプラインア
プローチを達成できる。なお、そのような各処理サイク
ルの後に、アドレスゼネレータ及び演算装置内のそれぞ
れの異なるアドレスセットと算術回路の所在場所は処理
サイクルを異なるデータセットで繰返えすために入れ替
えされてもよい。 図９の一つの従来のアプローチにお
いて、この点で部分的試みがなされた。従来のビデオ画
像処理パイプラインシステム２００（図９）において、
複数の固定アドレスゼネレータ２０２があり、各アドレ
スゼネレータは別々のバス２０４でマルチプレクサ（Ｍ
ＵＸ）２０６と第２のバス２０８を介してデータインメ
モリ又はデータバンク２１０の個々のフレーム又はセッ
トに連絡している。同様に、複数の固定算術回路を含む
演算装置２１２は、複数バス２１４によってマルチプレ
クサ（ＭＵＸ）２１６と第２の複数のバス２１８を介し
てメモリ２１０に相互接続されている。

【００２３】動作においては、アドレスゼネレータ２０
２にある各アドレス回路は、特定のバスを介してマルチ
プレクサ２０６に固定的に接続される。次に、動作を繰
返えすときに、メモリ２１０の中の各フレームを複数の
アドレスセットの中の異なるセットにあるアドレスシー
ケンスに従って処理できるように、マルチプレクサ２０
６が受信バスのどれを送信バスのどれに接続すべきかを
決定する。同様に、各算術回路２１２は特定の専用バス
２１４に接続され、マルチプレクサ２１６が各動作サイ
クル中にメモリ２１０の中の異なるフレームを異なる算
術回路によって処理できるようにするために、バス２１
４をバス２１８と選択的に相互接続する。このシステム
は、データのフレームを実際に動かす必要なしにパイプ
ライン形式の同時処理を達成するが、各々が大きなスイ
ッチング能力を含む二つの複雑なマルチプレクサ２０６
及び２１６をシステムが必要とする欠点をもっている。

【００２４】本発明によれば、図１０に示されているよ
うに、各々が異なるデータバス４０ａによって画像デー
タバンク２４ａ内のデータセットの一つに接続されてい
る複数のアドレスセットを備えたアドレスゼネレータ２
２ａを設けることによって、ずっと簡単でよりハードウ
エア効率的なシステムを構成する。同様に、演算装置２
６ａは画像データバンク２４ａ内のデータセットと複数
のバス４２ａによって相互接続されている複数の算術回
路を備えている。しかし、本発明によれば、マルチプレ
クサは必要でない。１サイクルの動作を完了した後に、
すなわち、各フレームがアドレスゼネレータ２２ａ内の
関連のアドレスから対応する専用バス４０ａを通してア
ドレスのシーケンスを受けて、画素データがそのアドレ
スシーケンスに従って、演算装置２６ａ内の関連の算術
回路によって処理された後に、各アドレスセットが位置
を変えるようにアドレスゼネレータ全体を入れ替えで
き、演算装置２６ａ内の算術回路について同様の再構成
を達成できる。したがって、パイプライン又は並列処理
はデータセットを移動させずにしかも従来技術の複雑で
大規模な多重化能力を必要とせずに達成された。

【図面の簡単な説明】

【図１】 本発明による再構成可能な順次処理装置を含
む計算機のブロック図である。

【図２】 本発明による図１の再構成可能な順次処理装
置のより詳細なブロック図である。

【図３】 図２に示された順次処理装置の再構成を行う
ルーチンを示す流れ図である。

【図４】 本発明による順次処理装置において構成され
うる種々のハードウエア構成フアイルとそれぞれの命令
コードのリスト図である。

【図５】 図４におけるアドレスゼネレータ構成フアイ
ルのためのフアイル構造の図ある。

【図６】 図２のアドレスゼネレータのさらに詳細なブ
ロック図である。

【図７】 図２の演算装置のためのフアイル構造の図５
におけるものと同様の図である。

【図８】 図２の演算装置のさらに詳細なブロック図で
ある。

【図９】 従来のビデオ画像処理パイプラインシステム
のブロック図である。

【図１０】 本発明の再構成可能な順次処理装置に従っ
て構成されたビデオ画像処理パイプラインシステムのブ
ロック図である。

【符号の説明】

１２ 再構成可能な順次処理装置 ２２ アドレスゼネレータ ２４ 画像データバンク ２６ 演算装置 ２８ アドレスゼネレータ・ハードウエア構成フアイ
ル ３０ 演算装置ハードウエア構成フアイル ３６ 命令演算コードレジスタ ３９ 復号器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の被処理データセットを記憶するデ
   ータバンクと、 前記データバンク内のデータセットをアドレス指定する
   複数のアドレスセットを備えたプログラマブル論理ブロ
   ック・アドレスゼネレータと、 前記データバンクからデータを受け、前記プログラマブ
   ル論理ブロック・アドレスゼネレータ内の前記アドレス
   セットによってアドレス指定されたデータを処理する複
   数の算術演算回路セットを備えたプログラマブル論理ブ
   ロック演算装置と、 複数の構成フアイルを有し、アドレス演算コードに応じ
   て前記プログラマブル論理ブロック・アドレスゼネレー
   タの中の各アドレスセットを複数のアドレス指定構成の
   中の一つの構成で構成するアドレスゼネレータ・ハード
   ウエア構成フアイルと、 複数の構成フアイルを有し、算術演算コードに応じて前
   記プログラマブル論理ブロック演算装置の中の各演算算
   術演算回路セットを複数の処理構成の中の一つの構成で
   構成する演算装置ハードウエア構成フアイルと、前記複数の再構成可能なアドレスセット及び演算回路の
   各々を前記データセットの中の特定のセットと恒久的に
   直接に相互接続する複数のバスと、 前記プログラマブル論理ブロック・アドレスゼネレータ
   セット及び前記プログラマブル論理ブロック演算回路セ
   ットを前記データバンク内の前記データセットについて
   対応する一連の算術論理演算を並列に行うように構成す
   るために一連の命令コードを各前記アドレスゼネレーク
   ハードウエア構成フアイル及び前記演算装置ハードウエ
   ア構成ファイルに送出する手段と、前記送出する手段は、ハードウエアマルチプレクサ切替
   能力を必要とせずに再構成可能な順次処理装置を提供す
   ることをを特徴とする再 構成可能な順次パイプライン処
   理装置。
2. 【請求項２】 前記プログラマブル論理ブロックアドレ
   スゼネレータ及び前記プログラマブル論理ブロック演算
   装置がプログラマブルゲート配列である請求項１に記載
   の再構成可能な順次パイプライン処理装置。
3. 【請求項３】 前記命令コードを送出する手段が前記プ
   ログラマブル論理ブロックアドレスゼネレータ及び前記
   プログラマブル論理ブロック演算装置内の各演算回路セ
   ットに対する次の構成の命令コードを記憶する命令コー
   ドレジスタ及び次の構成の前記命令コードに応じて前記
   二つのハードウエア構成フアイルから前記命令コードに
   対応するフアイルを選択する復号手段を備えている請求
   項１に記載の再構成可能な順次パイプライン処理装置。
4. 【請求項４】 前記プログラマブル論理ブロックアドレ
   スゼネレータを構成する前記一連の演算コードを送出す
   る前記手段が複数の再構成可能なアドレスセットを備え
   ている請求項１に記載の再構成可能な順次パイプライン
   処理装置。
5. 【請求項５】 前記プログラマブル論理ブロック演算装
   置を構成する前記一連の演算コードを送出する前記手段
   が複数の再構成可能な演算回路を備えている請求項１に
   記載の再構成可能な順次パイプライン処理装置。