JP3392067B2 - ハードウェアのセットを再構成する方法および再構成可能ハードウェア装置 - Google Patents

ハードウェアのセットを再構成する方法および再構成可能ハードウェア装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、適応化コンピュー
ティングや他のアプリケーションにて用いる再構成可能
ハードウェアに関し、特に、所望のいかなる大きさ、構
造、複雑さを有する論理回路においても効率的な実装を
可能にする再構成可能ハードウェア技術に関する。
【０００２】
【従来の技術】再構成可能ハードウェアは論理回路機能
を実装するために適応化コンピューティングや他のアプ
リケーションにおいて用いられている。フィールドプロ
グラマブルゲートアレー（ＦＰＧＡ:field programmabl
e gate array、現場でプログラム可能なゲートアレー）
や他の同様なデバイスをベースにしてもよい再構成可能
ハードウェアは、別の時に別の論理機能を提供するよう
に再構成することができ、通常は相当に多くのハードウ
ェアを必要としてしまう複合回路の機能を提供すること
ができる。ＦＰＧＡをベースにする再構成可能ハードウ
ェアは、文献、J.H. Mayer, "Reconfigurable computin
g redefines design flexibility", Computer Design,
pp. 49-52, February 1997、J.Rosenberg, "Implementi
ng Cache Logic(TM) with FPGAs", Atmel Application
Note 0461A, pp. 7-11〜7-14、B.K.Fawcett, "Applicat
ions of Reconfigurable Logic," in "more FPGAs", W.
R.Moore, W. Luk, eds., Abingdon EE & CS Books, Oxf
ord, Enggland, pp. 57-69, 1994、などに説明されてい
る。
【０００３】
【発明が解決しようとする課題】典型的な適応化コンピ
ューティングのアプリケーションにおいて、回路モデル
（ネットリスト(netlist)と呼ばれる）を作るのに用い
るためにプリプロセッシング段階が用いられる。回路モ
デルは、再構成可能ハードウェアへとロードされ、それ
が特定の回路の機能を提供するようにされる。しかし、
従来の再構成可能ハードウェアのプラットフォームは、
通常の複雑さの回路に対するネットリスト全体を扱う容
量が不十分なことが多い。エミュレータと呼ばれる種類
の再構成ハードウェアは非常に大きな容量を有し、約６
００万ゲートを収容するが、エミュレータは非常に高価
であり、通常ゲートあたり１００円程度もするため、多
くの重要なアプリケーションには使えない。
【０００４】このような高価なエミュレータの利用をさ
けるため、回路を複数のステージへと分け、ステージそ
れぞれにはそれほど高価ではない再構成可能ハードウェ
アプラットフォームを用いるアプリケーションがあり、
図１にその例を示す。ロジック回路１０は、３つの別々
のステージ１２−１、１２−２、１２−３を有する。ロ
ジック回路１０のこれらステージ１２−１、１２−２、
１２−３それぞれは、同じ再構成可能ハードウェア１４
を用いて実装される。これらステージのうちの１つのス
テージの特徴を表す情報を含む部分的ネットリストが再
構成可能ハードウェア１４へとロードされ、そのステー
ジに対して再構成可能ハードウェアが処理動作を行える
ようにする。この方法により、再構成可能ハードウェア
１４はステージ１２−１〜１２−３により共有され、ス
テージそれぞれに必要な特定の処理動作を行うために周
期的に再構成される。図１の技術は複数のステージへと
自然に区分することができるようなアプリケーションに
おいて適している。このアプリケーションでは、各ステ
ージはパイプラインのステージと同様な方法により、前
のステージにより準備されたデータを用いる。例えば、
文献、H. Schmit, "Incremental Reconfiguration for
Pipelined Applications", IEEE Symposiumon FPGAs fo
r Custom Computing Machines, pp. 47-55, 1996、など
を参照されたい。
【０００５】図１に示したようなパイプライン化された
回路構造のステージそれぞれにて用いる論理機能を想定
すると、このようなアプリケーションは各ステージに対
してハードウェアを再構成することによりハードウェア
を再利用できる。しかし、この種のアプローチには多く
の問題がある。例として、論理回路を複数のステージへ
と区分することには、大量の高コストな人間の設計労力
が必要となってしまう。また、多くの重量なアプリケー
ションは、識別可能なステージへと区分することができ
るパイプライン化構造を示さない。回路がパイプライン
化構造を示したとしても、この構造は大きなネットリス
トから認識してもらうのが困難であったり、１つのステ
ージを利用可能なハードウェアが収容できるような大き
さの回路ではなかったりする。このように、現存する再
構成可能ハードウェアは、経済的な方法により大きな回
路のネットリストを処理する能力がなく、多くの重要な
アプリケーションにおいて用いることができない。
【０００６】
【課題を解決するための手段】本発明は、再構成可能ハ
ードウェアの容量を拡張する仮想論理システムを提供す
る。この仮想論理システムは部分的にハードウェアペー
ジングをベースとする。このハードウェアページング
は、回路のアクティブ部分のみを再構成可能ハードウェ
アにロードされている状態に維持し、現在利用していな
い回路部分をメモリーに置き、これは必要があれば再構
成可能ハードウェアへとダウンロードされる。上述の従
来技術とは対照的に、本発明の仮想論理システムは、回
路の大きさや同期回路構造の種類を問わず、また非常に
ユーザ透過的(user-transparent)な方式で動作する。
【０００７】図示した実施例において、再構成可能ハー
ドウェアのセットは、多くの現場でプログラム可能なゲ
ートアレー（ＦＰＧＡ）、ページマネージャ（ＰＡＧＭ
ＡＮ）と呼ぶコントローラ２２、ＦＰＧＡやＰＡＧＭＡ
ＮにつながったＲＡＭベースのローカルメモリ２４を具
備する。各ＦＰＧＡは論理回路の異なる部分を実装する
のに適している。論理回路を特徴づける初期ネットリス
トは多くのページへと区分され、各ページは回路の部分
のうちの１つに対応する。各ＦＰＧＡは、これらページ
のうちの１つの回路機能を実装する。ＰＡＧＭＡＮは、
これらページの再構成可能ハードウェアのＦＰＧＡへの
ロードとアンロードを制御し、ロードされたページとア
ンロードされたページとの間のページ間信号の記憶およ
び転送を制御する。ＰＡＧＭＡＮは、ＦＩＦＯ入力バッ
ファや他の適切なレジスタセットを具備することがで
き、ページ間信号値を記憶し、ページ間通信を制御す
る。ＰＡＧＭＡＮは、１もしくは複数個の異なる種類の
「ページフォールト（ページングの失敗）」を検出する
ように構成する。このページフォールトは、例として、
アンロードされたページの入力バッファが満杯（フル）
となった場合に起きてしまう。ＰＡＧＭＡＮは、ページ
フォールトに対して、その後にＦＰＧＡのうちの１つへ
とアンロードされたページをロードすることにより応答
させることができる。ＦＰＧＡ、ＰＡＧＭＡＮ、ローカ
ルメモリは、ホストコンピュータへとバスを介してつな
がった回路カード上で実装できる。
【０００８】ランタイム（実行時）再構成を活用するこ
とにより、仮想論理システムは再構成可能ハードウェア
の物理的容量よりもはるかに大きな回路の実装を可能に
し、かつ、ベースとするハードウェアや実行時インフラ
（基盤技術）からユーザを隔離し解放することができ
る。本発明は、回路の大きさ、構造、複雑さに関わら
ず、広範囲の重要なアプリケーションにおいて再構成可
能ハードウェアを利用することを経済的に実現可能とし
た。
【０００９】
【発明の実施の形態】以下の説明において、本発明は、
複数のＦＰＧＡを具備し、非常に大きなネットリストを
有する複雑な論理回路を処理するのに適した再構成可能
ハードウェアのセットを用いるが、本発明は再構成可能
ハードウェアの種類によって限定されない。例として、
１つのＦＰＧＡをベースとする再構成可能ハードウェア
のアプリケーションに容易に適合させることができる
が、ＦＰＧＡを具備しない再構成可能ハードウェアを用
いてもよい。本明細書において用語「ページ」は、再構
成可能ハードウェアにおいて実装される回路の少なくと
も部分を特徴づけるデータその他の情報のいずれをも含
むように意図している。用語「コントローラ」は、ペー
ジング機能や他の仮想論理機構の少なくとも一部を行う
ように構成されるようなページマネージャや他の処理デ
バイスをいうように意図している。用語「回路モデル」
は、回路を特徴づけるネットリストや他の情報の種類を
含むように意図している。
【００１０】本発明は、相当にユーザ透過的な方法によ
り、所望のいかなる大きさ、いかなる同期回路構造の種
類である論理回路を実装することを再構成可能ハードウ
ェアのセットに対して可能にさせる仮想論理システムを
提供する。本明細書において、論理回路は初期ネットリ
ストと呼ぶモデルにより特徴づけられ、これは任意の大
きさであってよい。このネットリストは、論理合成や回
路図把握(schematic capture)のような周知の異なる種
類のいかなる数の設計方法によって生成してもよい。論
理回路のネットリストは、幾つかのばらばらなサブ回路
へと区分され、これらサブ回路それぞれは「ページ」と
呼ぶ初期ネットリストの部分により表される。このよう
なサブ回路への論理回路の区分化は、初期ネットリスト
を対応するページへと区分することにより行われる。上
述のような従来技術のパイプライン化構造の複数のステ
ージへの区分化とは対照的に、本発明に従う初期ネット
リストのページへの区分化は異なるページ間でいかなる
特定の機能的関係をも必要としない。回路に適用される
再構成可能ハードウェアの効率を改善するため、再構成
可能ハードウェアにおいて演算と再構成周期との釣り合
いをとるためにページ区分化アルゴリズムを用いること
ができる。
【００１１】サブ回路は、その対応するページをハード
ウェアへとロードすることにより再構成可能ハードウェ
アの一部として実装させることができる。再構成可能ハ
ードウェアにサブ回路が実装された「アクティブ」ペー
ジは、ロードされたページと呼ぶ。現在利用されていな
いページはアクティブではなく、アンロードされたペー
ジと呼ぶ。アクティブでないページは再構成可能ハード
ウェアに関連づけられたローカルメモリ内に必要となる
まで記憶される。図２を用いて下で詳細に説明するペー
ジマネージャ（ＰＡＧＭＡＮ）は、再構成可能ハードウ
ェアに出入りするようなページのロードとアンロードを
制御するのに用いられ、アクティブでないページをアン
ロード状態でローカルメモリ内で記憶されている状態に
保ち、ページフォールトを検出し処理する。
【００１２】図２には、再構成可能ハードウェア２０の
セットを示し、これは、上述のような方法でページのロ
ードとアンロードを制御することができるページマネー
ジャ２２を具備する。再構成可能ハードウェア２０はＦ
ＰＧＡ１、ＦＰＧＡ２、ＦＰＧＡ３、ＦＰＧＡ４の４つ
のＦＰＧＡを有する。これら４つのＦＰＧＡのそれぞれ
が論理回路ネットリストのページ１つと対応しているも
のと想定することができる。４つのＦＰＧＡそれぞれは
バス２３を介してここではＲＡＭであるローカルメモリ
２４と通信する。ページマネージャ２２は、各ＦＰＧＡ
を制御し、またローカルメモリ２４と通信するようにバ
ス２３へとつながっている。ローカルメモリ２４はペー
ジそれぞれに対して構成情報やレジスタの値を記憶させ
るための専用領域を具備していてもよい。この実施例に
おけるローカルメモリ２４は４つのＦＰＧＡそれぞれに
より共有され、異なるＦＰＧＡにおいて異なる時に同じ
ページがロードできるようにされている。図２の実施例
において、本発明にとっては必要条件ではないが、ＦＰ
ＧＡ資源に関してページそれぞれは大まかに同一の大き
さであることを想定することができる。動作時の異なる
時において、元々の回路ネットリストの異なるページを
同じＦＰＧＡが持っていることができる。
【００１３】演算処理が現在にロードされているページ
のみに対して進行するので、ページごとの「ローカルタ
イム」のようなタイミング情報をページマネージャ２２
が追跡することができる。同期サブ回路に対応するペー
ジのローカルタイムは、再構成可能ハードウェアにおい
て当該ページの動作開始から経過したクロックサイクル
の数を一般には表す。結局全てのページのローカルタイ
ムはほぼ同じとなるが、しかし、初期動作時では、これ
らのローカル時間は、「同期ずれ状態(out-of-sync)」
であって、例えば、ロードされたページに対してのみロ
ーカルタイムが進行するようになることがあり得る。適
切な動作を確実にするため、時間ｔの間は、その時間ｔ
の間に対応するその入力データの全てが利用可能となる
までは、演算を開始することを許されるページがあって
はならない。
【００１４】図２のマルチＦＰＧＡ再構成可能ハードウ
ェア２０は、バス（ＰＣＩ(peripheral component inte
rconnect)バスなど）を介してホストコンピュータへと
取り付けられた単一のコプロセッサ回路ボード上で実装
させることができる。ＦＰＧＡは、Atmel Corporation
(米国、San Jose, CA)から得られ、上記文献にて説明さ
れているような市場で得られるＦＰＧＡであってもよ
い。他の適切なＦＰＧＡとして、Altera (San Jose, C
A)、Lattice Semiconductor (Hillsboro, OR)、Lucent
Technologies (Murray Hill, NJ)、Motorala (Chandle
r, AZ)、Xilinx(SanJose, CA)のような米国のメーカー
から得られるものがある。また、多くの代替構成を用い
ることもできる。例として、再構成可能ハードウェア２
０は単一のＦＰＧＡや、ＦＰＧＡではない多くの種類の
ハードウェアで構成してもよい。また、再構成可能ハー
ドウェアはホストコンピュータに取り付けられた回路ボ
ードではなく、スタンドアロン型コンピュータや他のプ
ロセッシングデバイスとして実装することができる。
【００１５】再構成可能ハードウェア２０内のローカル
メモリ２４は、ホストコンピュータ内のＲＡＭ、再構成
可能ハードウェア内の専用ＲＡＭ、あるいはこれらの組
み合わせであってもよい。ここで、図２の実施例におけ
るローカルメモリ２４の大きさは記憶できるページ数、
そして処理できる論理回路の大きさを制約することとな
る。再構成可能ハードウェア２０内で処理できるページ
数を増やすためにディスクベースの記憶手段などの他の
種類の記憶手段を用いてもよいが、このようなデバイス
からのページの記憶および取り出しによってハードウェ
ア動作を遅くしてしまうことがある。従って、ＲＡＭベ
ースのローカルメモリが処理速度が重要なアプリケーシ
ョンにおいては好ましい。
【００１６】ページマネージャ２２は、再構成可能ハー
ドウェア２０内の４つのＦＰＧＡそれぞれのページのロ
ードとアンロードを制御する。ある時間においてどのペ
ージがどのＦＰＧＡへとロードされてるかの情報を記憶
し、またページのマッピングやそれらのローカルメモリ
２４内の位置を記憶する。またページマネージャ２２
は、ロードされたページの間の信号をルーティングし、
ページフォールトを検出する。ページマネージャ２２は
１もしくは複数個のＦＩＦＯバッファを含み、ページ間
信号値の記憶及び転送を制御するのに用いる。ＦＩＦＯ
バッファを用いると、ページがアクティブになる前に多
くの信号値をページマネージャ２２が蓄積することを可
能にし、ページ構成をダウンロードしたときに有用な機
能をより迅速に行うことができるようになう。このよう
に実装することにより、ＦＰＧＡへとページ構成をダウ
ンロードするのに費やす時間とページ構成をダウンロー
ドした後のＦＰＧＡにおける演算時間との間の不釣り合
いを減少することができる傾向にある。
【００１７】図３は、ＦＩＦＯ入力バッファ３０の一部
を示してあり、これはページＡに対するページマネージ
ャ２２内に具備することができる。ページマネージャ２
２は再構成と演算時間との釣り合いをとるように試み
る。これは、ロードされたページが別のページのために
空きを作るようにアンロードされる前に、なるべく多く
の演算を行うべきであることを意味する。このため、ペ
ージＡの入力データベクトルは図３に示すようにバッフ
ァリングされる。ページＢ、Ｃ、Ｄが生成した、ページ
Ａに対するデータベクトルの異なる「スライス」ないし
部分は、パラレル（並列）ＦＩＦＯバッファに同期され
て蓄積される。図３のＦＩＦＯ入力バッファ３０は、３
つのセットのパラレルＦＩＦＯバッファ３２、３４、３
６を有し、それぞれページＢ、Ｃ、Ｄにより生成された
データベクトルを保持する。ＦＩＦＯバッファ３２、３
４、３６のセットぞれぞれは、いくつかの個々のスライ
スバッファ３３、３５、３７を具備する。ページＣによ
るデータベクトルの計算は、そのバッファセットの相対
的占有度により示されるように、ページＢおよびＤによ
る計算よりも一時的に遅れる。理想的にはＡはその入力
バッファ３０が満杯になった後にのみロードされるのが
よい。これは、一般化したデータフローモデルの一種と
して考えることができる。このモデルでは、ページＡに
必要とされる演算数（オペランド）はページＢ、Ｃ、Ｄ
が生成したベクトルスライスに対応し、最後のｋのクロ
ックサイクルで演算されたオペランドを演算は待つ。こ
こで、ｋは、セット３２、３４、３６それぞれにおける
バッファの数である。ページマネージャ２２は、回路の
ページのそれぞれに対して図３で示したものと同様な入
力バッファを維持する。なお、本発明は、他の種類のペ
ージ間バッファリングをも用いることができる。
【００１８】図４は、図２のページマネージャ２２にて
実装することができるページフォールト処理動作の流れ
図である。アンロードされたページの入力バッファが満
杯になったことを表すページフォルトを検知すると、ペ
ージマネージャ２２は、そのページフォールトを直すた
めに置換元ページ（置換すべきページ）を選択する（５
０）。選択されるページは、例えば、最近最もロードさ
れていないページ、あるいは他の所定規則を用いて選択
される。代わりに、ページ置換アルゴリズムを特定の基
準を最小化するように置換ページを選択して用いてもよ
い。次に、ページマネージャ２２は置換元ページの全て
のレジスタの値をローカルメモリ２４内に保存する（５
２）。ページマネージャ２２は置換元ページのＦＰＧＡ
における全ての入出力（Ｉ／Ｏ）ピンを切断する（５
４）。次に、新しく置換するページ（新置換ページ）の
構成情報をページマネージャ２２がローカルメモリ２４
から置換元ページが占有するＦＰＧＡへとダウンロード
する（５６）。新置換ページのレジスタの値はローカル
メモリ２４から取り出され、復帰される（５８）。新置
換ページのＦＰＧＡのＩ／Ｏピンを接続する（６０）。
これにより、新置換ページの入力バッファから対応する
ＦＰＧＡの入力へ、またそのＦＰＧＡの出力から新置換
ページが供給するページの入力バッファへの必要な接続
を確立する。
【００１９】上述の方法によりロードされたページは、
そのベクトルのスライス全てがロードされたページの入
力バッファに到達してからすぐにその次の入力ベクトル
を処理する。ページマネージャ２２は、そのページ入力
バッファの状態を用いて次のページを取り替えて追い出
し（スワップアウト）、演算のフローを進行させる。例
えば、すでに満杯な入力バッファの少なくとも１つを供
給（フィード）するページは、アンロードされる。なぜ
なら、その次の出力ベクトルのための記憶場所がないか
らである。完全に満杯なページ入力バッファがなけれ
ば、スワップインすべき次のページは、処理すべきベク
トルの数が最も多い入力バッファを有するページとして
選択される。
【００２０】ページマネージャ２２は、マイクロプロセ
ッサ、ＦＰＧＡ、これらの組み合わせ、ＦＰＧＡと現場
でプログラム可能な相互接続チップ（ＦＰＩＣ）との組
み合わせを用いて実装することができる。また他のハー
ドウェア、ソフトウェア、ファームウェア、または図２
〜４と関連して上述したページ管理機能を提供するのに
適切なこれらの組み合わせを用いることができる。
【００２１】ネットリストあるいは他の回路表現を各ペ
ージへと区分することを以下に説明する。図５Ａは、フ
ィードフォワード構造を具備する回路のページ構成を示
すブロック図である。従って、図５Ａのフィードフォワ
ード構造における４つのページＡ、Ｂ、Ｃ、Ｄの間の相
互接続は、ページの内部構造は１もしくは複数個のフィ
ードバックループを具備するかもしれないが、フィード
バックループを全く具備しない。上述のパイプライン化
構造は、フィードフォワード構造の一種である。プライ
マリ入力（ＰＩ）のみにより供給されるページは、独立
ページと呼ぶ。例えば、図６Ａにおいて、ページＡおよ
びＢは独立ページであり、ページＣおよびＤは従属ペー
ジである。独立ページは、任意の大きな数の入力データ
ベクトルをバッファリングすることができる。
【００２２】「ページレベル」と呼ばれる概念は以下の
ように循環的に定められる。ＰＩのみにより供給される
ページはレベル０を有するとされる。他の全てのページ
ＸのレベルはＸに供給するページの中の最大レベルより
も大きなレベルである。図５において、ページＡおよび
Ｂのレベルは０であり、ページＣのレベルは０＋１＝１
であり、ページＤのレベルは１＋１＝２である。このペ
ージレベル情報をページマネージャ２２が用いて、利用
可能なＦＰＧＡにてロードするために各ページをスケジ
ューリングする。例えば、一実施例において、同時に２
ページのみをロードすることができるとすると、ページ
マネージャ２２はまずレベル０のページ（ページＡおよ
びＢ）をロードし、ＰＩからバッファリングされた入力
データベクトルでこれら２ページの演算を開始する。次
に、ページＡおよびＢは、それらの出力データベクトル
をページＣおよびＤの入力バッファにて記憶する。
【００２３】ページＣの入力バッファが満杯になると、
ページマネージャ２２はページフォールトを認識する。
次に、レベル０のページの１つ、ページＡなどがそのＦ
ＰＧＡからアンロードされ、（レベル１の）ページＣそ
のＦＰＧＡへとロードされる。次に、ページＣは、その
入力バッファからのデータの処理を開始し、ページＤの
入力バッファにその結果を記憶する。この動作に伴い、
（レベル２の）ページＤに必要な構成およびレジスタの
値がページＢにより以前に用いられていたＦＰＧＡへと
ロードされる。ページＤがロードされると、その入力バ
ッファからのデータ処理を開始する。ページＣがその入
力バッファをからにするとすぐ、ページＣのＦＰＧＡは
ページＡへと再割り当てされる。ここで、ページＡのロ
ード処理はページＤの動作と協調して動作する。ページ
Ａはそのロード処理を完成するとすぐに入力データベク
トルの処理を開始することができる。
【００２４】本発明に従うページパーディショナーは、
ページ間論理動作を最小化するように試み、各ページは
可能な限り「自らに含まれる」すなわち自律性（オート
ノマス）を有するようにされる。ページがより自律性を
有すると、他のページが作ったデータをより多く必要と
する前までは、その入力バッファに蓄積されたデータに
関して行うことができる演算の量は増える。従って、パ
ーティショナーの１つの目的として、各ページの内部に
フィードバックループを保持することがある。ＦＰＧＡ
の大きさに依存して、この目的は全ての回路において達
成できるとは限らない。
【００２５】図５Ｂは、図５Ａのページ相互接続ととも
に、ページＤの出力からページＣの入力へのフィードバ
ック（帰還）ループを示している。フィードバックルー
プのためにページレベルは上述の手順を用いてはページ
ＣおよびＤに対して演算することができない。従って、
「規定されていない」ページレベルを用いて、フィード
バックループを識別するのに用いることができる。ＦＰ
ＧＡの大きさの制約のため、ページＣおよびＤは同じペ
ージ内にともにグルーピングすることはできないと考え
ることができる。図５Ｂのページ間帰還ループを取り扱
う方法として、２つの隣接するＦＰＧＡへと収まる必要
があるように、１つの超ページ（スーパーページ）Ｃ＿
ＤとしてページＣおよびＤを扱う方法がある。もちろ
ん、グローバル帰還ループの存在は、回路全体が超ペー
ジとして扱われることを必要とし、これは、利用可能な
再構成可能ハードウェアへと収まるためには大きすぎる
ことになる。このような回路の問題としては、新しい再
構成を必要とする前に、わずかなベクトルのみをバッフ
ァリングすることができるという点がある。この問題
は、例えば、それらを必要とする前に構成のダウンロー
ドをするための拡張ルックアヘッドの技術、また、再構
成可能ハードウェア内のページをエミュレーションする
ことなしに学習したページの動作の再生を可能とするキ
ャッシング技術を用いることにより解決することができ
る。
【００２６】本発明は、いかなる同期回路構造に適用す
ることができ、ユーザにとって透過性のある方法で動作
する再構成可能ハードウェア技術を提供する。従って、
本発明は、上述の従来技術の問題となっている「パイプ
ラインのみ」による構造的制約を有効に除去することが
できる。また、ユーザにとって、再構成可能ハードウェ
ア上を回路がどのように実行、エミュレーション、ある
いはシミュレーションするかを知らなくてもすみ、ま
た、回路の大きさと利用可能なハードウェアの容量との
ミスマッチの可能性について気にしないでもすむ。すな
わち、本発明に従う仮想論理システムは、用いるハード
ウェアや実行時インフラからユーザを隔離し、ユーザが
その設計を動作させる論理設計ではなく、動作せたいア
プリケーションに焦点を当てることができる。
【００２７】上述の実施例は、例示的な目的で示してあ
り、本発明は他の構成も可能である。別の種類の再構成
可能ハードウェアやページング制御機構を用いる構成も
可能である。また本発明は所望な回路のいかなる大きさ
をも収容するために自由にスケーリングすることがで
き、例えば、ローカルメモリ２４の大きさ、ＦＰＧＡの
数や大きさを増やすことができる。また、回路に対して
エミュレーションされたメモリとして用いるために埋め
込みメモリを具備するようにＦＰＧＡを構成することが
できる。さらに、インクリメント型実行時再構成機能を
サポートするように構成してもよい。
【図面の簡単な説明】
【図１】マルチステージパイプラインか回路構造で用い
るのに適した従来技術の再構成可能ハードウェア技術を
示すブロック図。
【図２】本発明に従った仮想論理機構を具備する再構成
可能ハードウェアのセットのブロック図。
【図３】図２の再構成可能ハードウェアにて用いるのに
適したページマネージャ（ＰＡＧＭＡＮ）におけるＦＩ
ＦＯバッファの動作を示す説明図。
【図４】本発明に従うＰＡＧＭＡＮにて実装することが
できるページフォールト処理動作を示す流れ図。
【図５】本発明のページ区分の原理を示すページブロッ
ク図。
【符号の説明】
１０ ロジック回路 １４、２０ 再構成可能ハードウェア ２２ ページマネージャ（ＰＡＧＭＡＮ） ２４ ローカルメモリ ３０ ＦＩＦＯ入力バッファ ３３、３５、３７ スライスバッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−40520（ＪＰ，Ａ) 特開 昭59−16050（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 G06F 7/00 H03K 19/177 H01L 27/04

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項１】 回路の異なる部分を実装するためにハー
    ドウェアのセットを再構成する方法であって、 （Ａ） 複数のページへと回路のモデルを区分するステ
    ップを備え、前記ページそれぞれは、回路の部分のうち
    の１つに対応しており、 （Ｂ） メモリからハードウェアへのページのシーケン
    シャルロードを制御するステップをさらに備え、アンロ
    ードされたページに関する状態の検出により、その後の
    そのアンロードされたページのロードをトリガーする、
    方法。
  2. 【請求項２】 アンロードされたページに関する前記状
    態は、そのアンロードされたページに対応する入力バッ
    ファが実質的に満杯であることの指示に対応する、請求
    項１記載の方法。
  3. 【請求項３】 前記制御するステップ（Ｂ）は、 （Ｃ） 当該ページに対応するＦＩＦＯバッファへとペ
    ージ間信号値を記憶するステップを有する、請求項１記
    載の方法。
  4. 【請求項４】 前記ハードウェアは、複数のフィールド
    プログラマブルゲートアレーを具備し、前記制御するス
    テップ（Ｂ）は、 （Ｄ） 前記各フィールドプログラマブルゲートアレー
    へと各ページのサブセットがロードされるように、各ペ
    ージのロードを制御するステップを有する、請求項１記
    載の方法。
  5. 【請求項５】 前記制御するステップ（Ｂ）は、 （Ｅ） 当該ページが異なるフィールドプログラマブル
    ゲートアレーへと異なる時間にてロードされるように、
    各ページのロードを制御するステップを有する、請求項
    ４記載の方法。
  6. 【請求項６】 前記制御するステップ（Ｂ）は、 （Ｆ） 再構成可能ハードウェアの第１部分へとロード
    された第１ページと第２ページに対応する入力バッファ
    との間の接続を確立するステップを有する、請求項１記
    載の方法。
  7. 【請求項７】 前記制御するステップ（Ｂ）は、 （Ｇ） 置換元ページに対応する再構成可能ハードウェ
    アの部分における入力および出力線の切断を指示するス
    テップと、 （Ｈ） 置換元ページとは別のページに対応する、前に
    記憶したページ間信号値を取り出すステップと、 （Ｉ） 前記別のページに対応する入力および出力線の
    接続を指示するステップとを有する、請求項１記載の方
    法。
  8. 【請求項８】 再構成可能ハードウェア装置であって、 （Ａ） それぞれが回数の異なる部分を独立に実装する
    ことができる複数の再構成可能デバイスを備え、前記回
    路は、それぞれが前記回路の各部分と対応する複数のペ
    ージへと区分されたモデルにより特徴づけられ、 （Ｂ） 前記再構成可能デバイスとつながれ、各ページ
    のロードを制御するように動作するコントローラをさら
    に備え、これにより、アンロードされたページに関する
    状態の検出により、その後のそのアンロードされたペー
    ジのロードをトリガーさせる、再構成可能ハードウェア
    装置。
  9. 【請求項９】 アンロードされたページに関する前記状
    態は、そのアンロードされたページに対応する入力バッ
    ファが実質的に満杯であることの指標に対応する、請求
    項８記載の再構成可能ハードウェア装置。
  10. 【請求項１０】 （Ｃ） 前記再構成可能デバイス
    （Ａ）および前記コントローラ（Ｂ）につながれたロー
    カルメモリを有する、請求項８記載の再構成可能ハード
    ウェア装置。
  11. 【請求項１１】 前記コントローラ（Ｂ）は、ページ間
    信号値をそのページに対応するＦＩＦＯバッファ内へと
    記憶するように動作する、請求項８記載の再構成可能ハ
    ードウェア装置。
  12. 【請求項１２】 前記再構成可能デバイス（Ａ）は、フ
    ィールドプログラマブルゲートアレーであり、前記コン
    トローラ（Ｂ）は、各ページのサブセットが前記フィー
    ルドプログラマブルゲートアレーへとロードされるよう
    に、各ページのロードを制御するように動作する、請求
    項８記載の再構成可能ハードウェア装置。
  13. 【請求項１３】 前記コントローラ（Ｂ）は、各ページ
    が異なる時間において異なるフィールドプログラマブル
    ゲートアレーへとロードされるように、各ページのロー
    ドを制御するように動作する、請求項１２記載の再構成
    可能ハードウェア装置。
  14. 【請求項１４】 前記コントローラ（Ｂ）は、前記再構
    成可能デバイス（Ａ）の第１デバイスへとロードされた
    第１ページと第２ページに対応する入力バッファとの間
    の接続を確立するように動作する、請求項８記載の再構
    成可能ハードウェア装置。
  15. 【請求項１５】 前記コントローラ（Ｂ）および少なく
    とも前記再構成デバイス（Ａ）のサブセットは、ホスト
    コンピュータへバスを介してつながれた回路カード上に
    実装される、請求項８記載の再構成可能ハードウェア装
    置。
  16. 【請求項１６】 前記コントローラ（Ｂ）は、パーソナ
    ルコンピュータの資源を少なくとも一部用いて実装され
    る、請求項８記載の再構成可能ハードウェア装置。
  17. 【請求項１７】 回路の異なる部分を実装するためにハ
    ードウェアのセットを再構成する装置であって、 （Ａ） 複数のページへと回路のモデルを区分する手段
    を備え、各ページは、当該回路の部分のうちの１つに対
    応し、 （Ｂ） メモリからハードウェアへのページのロードを
    制御する手段をさらに備え、あるロードされたページか
    らアンロードされたページに向けられた１個以上のペー
    ジ間信号値が、アンロードされたページがシーケンシャ
    ルにロードされるときに用いることができるように記憶
    される、装置。
  18. 【請求項１８】 回路の異なる部分を実装するためにハ
    ードウェアのセットを再構成する装置であって、 （Ａ） 複数ページへと回路のモデルを区分する手段を
    備え、各ページは、当該回路の部分のうちの１つに対応
    し、 （Ｂ） メモリからハードウェアへのページのシーケン
    シャルロードを制御する手段をさらに備え、これによ
    り、アンロードされたページに関する状態の検出により
    その後のそのアンロードされたページのロードをトリガ
    ーする、装置。
  19. 【請求項１９】 再構成可能ハードウェア装置であっ
    て、 （Ａ） 再構成可能ハードウェアを用いて回路の異なる
    部分を実装する手段を 備え、前記回路は、複数のページ
    により特徴づけられ、前記ページそれぞれは、前記回路
    の部分のうちの１つに対応し、 （Ｂ） 前記再構成可能ハードウェアへと各ページのロ
    ードを制御する手段をさらに備え、あるロードされたペ
    ージからアンロードされたページに向けられた１個以上
    のページ間信号値が、アンロードされたページがシーケ
    ンシャルにロードされるときに用いることができるよう
    に記憶される、再構成可能ハードウェア装置。
  20. 【請求項２０】 再構成可能ハードウェア装置であっ
    て、 （Ａ） 再構成可能ハードウェアを用いて回路の異なる
    部分を実装する手段を備え、前記回路は、複数のページ
    により特徴づけられ、前記ページそれぞれは、前記回路
    の部分のうちの１つに対応し、 （Ｂ） 前記再構成可能ハードウェアへと各ページのシ
    ーケンシャルロードを制御する手段をさらに備え、これ
    により、アンロードされたページに関する状態の検出に
    よりその後のそのアンロードされたページのロードをト
    リガーする、再構成可能ハードウェア装置。
  21. 【請求項２１】 回路の異なる部分を実装するためにハ
    ードウェアのセットを再構成する方法であって、 （Ａ） 回路の異なる部分を実装するために複数の再構
    成可能デバイスを用いるステップを備え、前記回路は、
    複数のページにより特徴づけられ、前記ページれぞれ
    は、前記回路の部分の１つに対応し、 （Ｂ） 前記再構成可能デバイスへと各ページのロード
    を制御するステップをさらに備え、あるロードされたペ
    ージからアンロードされたページに向けられた１個以上
    のページ間信号値が、アンロードされたページがシーケ
    ンシャルにロードされるときに用いることができるよう
    に記憶される、方法。
  22. 【請求項２２】 回路の異なる部分を実装するためにハ
    ードウェアのセットを再構成する方法であって、 （Ａ） 回路の異なる部分を実装するために複数の再構
    成可能デバイスを用いるステップを備え、前記回路は、
    複数のページにより特徴づけられ、前記ページそれぞれ
    は、前記回路の部分の１つに対応し、 （Ｂ） 前記再構成可能デバイスへと各ページのシーケ
    ンシャルロードを制御するステップをさらに備え、これ
    により、ロードされたページからアンロードされたペー
    ジへ向かうページ間信号が、その後のそのアンロードさ
    れたページのロードまでに少なくとも一時的に記憶され
    る、方法。
  23. 【請求項２３】 再構成可能ハードウェアにおいて回路
    を実装する装置であって、 （Ａ） 前記再構成可能ハードウェアにより実装するこ
    とができるパイプライン化できない各ページへと回路を
    区分する回路パーティショナーと、 （Ｂ） 前記パイプライン化できない各ページのうちの
    現在実装されているページとそれらページのうちの別の
    ページとの間で結果を交信するためのメモリとを有す
    る、装置。
  24. 【請求項２４】 再構成可能ハードウェアにおいて回路
    を実装する装置であって、前記回路は、各ページへと区
    分され、各ページのうちの最大大きさのページを前記再
    構成可能ハードウェア上に実装することができ、前記装
    置は、 （Ａ） 前記再構成可能ハードウェアを各ページへと任
    意の順序で制御状態で供給するページマネージャを備
    え、前記ページマネージャは、前記回路を実装するため
    に各ページをスワッピングし、 （Ｂ） 各ページのうちの現在実装されているページと
    それらページのうちの別のページとの間で結果を交信す
    るためのメモリをさらに備える、装置。
  25. 【請求項２５】 再構成可能ハードウェア装置であっ
    て、 （Ａ） それぞれが回路の異なる部分を独立に実装する
    ことができる複数の再構成可能デバイスを備え、前記回
    路は、それぞれが前記回路の各部分と対応する複数のペ
    ージへと区分されたモデルにより特徴づけられ、 （Ｂ） 前記再構成可能デバイスとつながれ、各ページ
    のロードを制御するように動作するコントローラをさら
    に備え、これにより、あるロードされたページからアン
    ロードされたページに向けられた１個以上のページ間信
    号値が、アンロードされたページがシーケンシャルにロ
    ードされるときに用いることができるように記憶され
    る、再構成可能ハードウェア装置。
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