JP5775896B2

JP5775896B2 - 論理演算処理装置

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Description

本発明は、複数の論理演算処理装置を利用して、複雑な論理演算処理を行う論理演算処理装置に関する。

複数の論理演算処理装置を利用して、例えば、図１に示すような４サイクルからなるマルチサイクル論理演算処理系を考え、各サイクル単位の入出力値ＩをＩ（０）〜Ｉ（３）とし、論理演算ＦをＦ（０）〜Ｆ（３）の変数とした場合、一般的には、以下に示すような論理演算処理系が考えられる。

例えば、図５に示す如く、５つのレジスタ群Ｒ（０）〜Ｒ（４）、４つの論理回路Ｃ（０）〜Ｃ（３）を有し、５つのレジスタ群と４つの論理回路とを交互に従属接続し、図６に示すクロックｔ（０）、ｔ（１）、・・・のタイムチャートで、Ｒ（０）入出力、Ｃ（０）入出力、Ｒ（１）入出力、Ｃ（１）入出力、Ｒ（２）入出力、Ｃ（２）入出力、Ｒ（３）入出力、Ｃ（３）入出力、Ｒ（４）入出力、の順に処理する一般的な論理処理系（第１の従来技術）である。

また、図７に示す如く、２つのレジスタ群Ｒ（０）、Ｒ（１）、１つの再構成可能な論理回路Ｃ（０）、１つの再構成回路割当用制御器、を有し、２つのレジスタ群との間に１つの再構成可能な論理回路Ｃ（０）を従属接続し、当該再構成回路割当制御器により当該論理回路を再構成する回路構成をもって、図８に示すクロックｔ（０）、ｔ（１）、・・・のタイムチャートで、Ｒ（０）入出力、Ｃ（０）入出力、Ｒ（１）入出力、Ｉ（１）の値を一次退避（退避値格納）、Ｃ（０）にＦ（１）割当て（回路再構成）、Ｒ（０）入力に退避値設定、を順次繰り返して処理する再構成可能回路による論理処理系（第２の従来技術）である。

また、本技術の背景技術として、例えば、特開２０００−９０２３７号公報（特許文献１）に記載されたようなデータ処理を再構成可能なハードウェア（フィールドプログラマブルゲートアレイ：以下、ＦＰＧＡと言う）を用いる方法がある。

この公報には、課題として、「描画処理装置全体としての回路規模をコンパクトにし、かつ十分な高速処理を実現する」を挙げ、その解決手段として、「入力画像データの処理を再構成可能なハードウェア（ＦＰＧＡ）によって実行する。ノンリアルタイムパスとリアルタイムパス両方のパスにおいて共通の再構成可能なハードウェアを使用し、一連の画像処理に必要となる処理ロジックをノンリアルタイムパスとリアルタイムパスを組み合わせてテーブル化したデータとする。書き換え制御手段は、テーブルに基づいてＦＰＧＡの書き換えを実行する。また、一連の処理をモジュールとし、ＦＰＧＡのゲート換算数に基づいてモジュールを適宜組み合わせてＦＰＧＡの書き換えを行う。」と記載されている（要約書参照）。

特開２０００−９０２３７号公報

http://ja.wikipedia.org/wiki/%E5%8B%95%E7%9A%84%E5%86%8D%E6%A7%8B%E6%88%90

前記第１の従来技術の如く、複数の論理回路Ｃ（０）及びレジスタ群Ｒ（０）、Ｒ（１）を従属接続し、縦列的に順次論理計算する論理処理系は、少ないサイクルで処理できる特長を有するが、その反面論理規模が大きくなる。例えば、目的論理関数の数だけ論理回路、またそれに応じたレジスタ群を必要とし、その分だけ規模が大きくなってしまうと言う課題があった。

また、前記第２の従来技術の如く、１つの再構成可能回路Ｃ（０）を、再構成回路割当用制御器をもって回路を再構成し、１つの再構成可能回路をもって複数の論理を計算する論理処理系によれば、論理規模が小さくでき、一般的な論理処理系の課題を是正することができるが、その反面実行サイクルが長くなる課題があった。

また、前記特許文献１も、前段の論理回路の処理結果を一旦ストレージなどに格納し、当該論理回路を次段の論理回路の処理用に再構成した後に、当該レジスタから処理結果を読み出し、再構成後の論理回路の入力側に転送すると言う処理が必要となることから、再構成可能回路による論理処理系と同様に、実行サイクルが長くなり、処理速度が低下すると言う課題があった。

そこで、本発明は、論理演算処理装置の回路規模が小さく、かつ複数のクロックで処理されるマルチサイクル論理演算処理の実行サイクルが短い、つまり高速処理が可能な論理演算処理装置を提供する。

上記課題を達成するために、本発明は、２式の動的再構成可能な論理回路と、２式の記憶素子群（以下、レジスタ群と言う）、を有し、これらをもってマルチサイクル論理演算処理を実行する。

例えば、本発明の論理演算処理装置は、
複数のサイクルで処理されるマルチサイクル論理演算処理を実行する論理回路において、
所定の周期をもって発生する複数のクロック（ｔ０〜）を順次受けて交互に動作する２式の再構成可能な論理回路と当該２式の再構成可能な論理回路の処理結果を保持する２式のレジスタ群とを互い違いに環状に接続した論理回路と、前記複数のクロックのクロック間に前記２式の再構成可能な論理回路が２式の論理処理をする論理Ｆ（１）、Ｆ（２）を割り当てて前記２式の再構成可能な論理回路の処理機能を交互に変更制御する制御手段と、を有することを特徴とする。

本発明の２式の再構成可能な論理回路は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ)を構成要素とすることを特徴とする。

本発明の２式の再構成可能な論理回路は、処理対象のマルチサイクル論理演算処理の段数より少ない動的再構成可能論理回路とレジスタ群の組み合わせで構成されることを特徴とする。

例えば、本発明の論理演算処理装置は、
複数のサイクルで処理されるマルチサイクル論理演算処理を実行する論理回路において、
所定の周期をもって発生する複数のクロック（ｔ０〜）を順次受けて交互に動作する再構成可能な第１、第２の論理回路と、当該第１、第２の論理回路の処理結果を保持する第１、第２のレジスタ群と、前記第１、第２の再構成可能な論理回路を再構成する再構成回路割当用制手段を有し、
前記第１、第２の再構成可能な論理回路と前記第１、第２のレジスタ群を互い違いに環状に接続し、
前記再構成回路割当用制御手段により、前記複数のクロックのクロック間に前記第１、第２の再構成可能な論理回路が第１、第２の論理処理をする論理Ｆ（１）、Ｆ（２）を割り当てて前記第１、第２の再構成可能な論理回路を再構成し、当該論理回路の処理機能を交互に変更するように書き換え制御し、前記第１、第２の再構成可能な論理回路と前記第１、第２のレジスタ群により、マルチサイクル論理演算処理を行うことを特徴とする。

また、本発明の論理演算処理装置は、
複数のクロックで処理され、マルチサイクル論理演算処理を実行する論理回路を含む論理演算処理装置において、
所定の周期をもって発生する第１、第２、第３、第４のクロック（ｔ）を受けて動作する第１、第２の再構成可能回路と、当該第１、第２の再構成可能回路の論理処理結果を保持する第１、第２の記憶素子群と、前記第１、第２の再構成可能回路の論理処理機能を変更し、再構成する再構成回路割当手段と、を有し、
前記第１、第２の再構成可能回路と、前記第１、第２の記憶素子群を互い違いに環状に接続し、
前記再構成回路割当手段は、
前記第１のクロックｔ（０）を受けたとき、
前記第１の記憶素子群Ｒ（０）の出力を前記第１の再構成可能回路に入力し、前記第１の再構成可能回路が第１の論理処理を実行し、当該第１再構成可能回路Ｃ（０）の出力を前記第２の記憶素子群Ｒ（１）に入力し、前記第１の記憶素子群が当該第１の論理処理結果を記憶保持すると共に当該第２の記憶素子群Ｒ（１）の出力を前記第２の再構成可能回路（Ｃ１）に入力し、前記第１のクロックｔ（０）と第２のクロックｔ（１）との間に前記第２の再構成可能回路が前記第１の論理処理をする論理Ｆ（１）を割り当てるように再構成し、
前記第２のクロックｔ（１）を受けたとき、
前記第２の再構成可能回路が前記第１の論理処理を実行し、当該第２の再構成可能回路の出力Ｃ（１）を前記第１の記憶素子群Ｒ（０）に入力し、当該第２の記憶素子群が当該第２の論理処理結果を記憶保持すると共に前記第２のクロックｔ（１）と第３のクロックｔ（３）との間に第前記第１の再構成可能回路Ｃ（０）が前記第２の論理処理をする論理Ｆ（２）を割り当てるように再構成し、
前記第３のクロックｔ（２）を受けたとき、
前記第１の再構成可能回路が第２の論理処理を実行し、当該第１の再構成可能回路の出力Ｃ（０）を前記第２の記憶素子群Ｒ（１）に入力し、当該第１の記憶素子群が当該論理処理結果を記憶保持すると共に前記第３のクロックｔ（２）と第４のクロックｔ（３）との間に前記第２の再構成可能回路Ｃ（１）が第３の論理処理をする論理Ｆ（３）を割り当てるように再構成し、
前記第４のクロックｔ（３）を受けたとき、
前記第２の再構成可能回路が前記第３の論理処理を実行し、前記第２の記憶素子群が当該演算処理結果を記憶保持し、
前記論理処理を所定論理回数繰り返すように制御する
制御手段を有することを特徴とする。

本発明によれば、二式の動的再構成可能回路（ＦＰＧＡ等）と、二式の記憶素子（レジスタ等）群、をもってマルチサイクル論理演算処理を実行する論理演算処理装置を提供することができる。従って、論理演算処理装置の回路規模を小さくすることができる。例えば、これらの論理回路、記憶素子群を基板の両面（表面、裏面）に実装することにより、より回路規模を小さくできる。

また、二式の再構成可能回路と記憶素子（レジスタ）群を循環状に構成することで、一連の処理を途切れさせることなく処理でき、高速処理が可能である。

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

マルチサイクル論理演算処理のモデル例を示し、入力Ｉ（０）を受け、４サイクルからなるマルチサイクル論理演算処理Ｆ（０）〜Ｆ（３）し、ＯＵＴする処理系を模式的に示す図である。本発明の論理演算処理装置の再構成可能回路と記憶素子群と再構成回路割当用制御器の接続関係を示す構成図である。図２の論理演算処理装置の各部における処理のプロセスを説明するタイムチャート図である。本発明の論理演算処理装置の再構成可能回路と記憶素子群のボードへの実装例を示す図である。従来の論理演算処理装置の一例を示す構成図である。図５の論理演算処理装置の各部における処理のプロセスを説明するタイムチャート図である。従来の論理演算処理装置の他の例を示す構成図である。図７の論理演算処理装置の各部における処理のプロセスを説明するタイムチャート図である。

以下、実施例を、図面を用いて説明する。本実施例では、二式の動的再構成可能回路として周知技術のＦＰＧＡとし、二式の記憶素子群としてレジスタ群を前提として説明する。

図１は、マルチサイクル論理演算処理のモデル例を示し、入力Ｉ（０）を受け、４サイクルからなるマルチサイクル論理演算処理Ｆ（０）〜Ｆ（３）し、ＯＵＴする処理系を模式的に示す図である。
係るマルチサイクル論理演算処理を実行する方法として、上述した方法が提案されているが、上述した課題があった。

本発明は、係る課題に鑑み、論理規模が小さく、しかも実行サイクルが短くてよい論理演算処理装置を提供するものである。以下、その具体例について説明する。

図２は、本発明の論理演算処理装置の二式の動的再構成可能回路と二式のレジスタ群と再構成回路割当用制御器の接続関係を示す構成図である。

同図において、論理演算処理装置１００は、二式の動的再構成可能回路１１０、１２０（以下、Ｃ（０）、Ｃ（１）と言う）、二式のレジスタ群１３０、１４０（以下、Ｒ（０）、Ｒ（１）と言う）、再構成回路割当用制御器１５０、１６０、を有する。

レジスタ群Ｒ（０）、Ｒ（１）は、それぞれクロックｔ（０）〜ｔ（４）を受け、当該クロックに基づいて後述する動作を実行する。
また、レジスタ群Ｒ（０）、Ｒ（１）は、それぞれ再構成可能回路Ｃ（１）、Ｃ（０）から出力される処理結果を受ける入力端子ＩＮ、当該レジスタ群の出力値を再構成可能回路に出力する出力端子ＯＵＴを有する。

そして、レジスタ群１３０の出力端子ＯＵＴは動的再構成可能回路１１０（Ｃ（０））の入力側に接続し、レジスタ群１３０の入力端子ＩＮは動的再構成可能回路１２０（Ｃ（１））の出力側に接続する。レジスタ群１４０の入力側端子ＩＮは、動的再構成可能回路１１０（Ｃ（０））の出力側に接続し、レジスタ群１４０の出力端子ＯＵＴは動的再構成可能回路１２０（Ｃ（１））の入力側に接続する。

つまり、動的再構成可能回路１１０（Ｃ（０））の出力側と動的再構成可能回路１２０（Ｃ（１））の入力側との間にレジスタ群１４０（Ｒ（１））を配置し、動的再構成可能回路１２０（Ｃ（１））の出力側と動的再構成可能回路１１０（Ｃ（０））の入力側との間にレジスタ群１３０（Ｒ（０））を配置し、それぞれが環状構成となるように接続する。

再構成回路割当用制御器１６０は、例えば再構成可能回路Ｃ（０）が、演算処理Ｆ（０）を実行し、当該処理結果をレジスタ群Ｒ（１）に格納するとき、再構成可能回路Ｃ（１）の回路を次の演算処理Ｆ（１）を行う論理を割当てるように再構成する。また、再構成回路割当用制御器１５０は、例えば再構成可能回路Ｃ（１）が、演算処理Ｆ（１）を実行し、当該処理結果をレジスタ群Ｒ（０）に格納するとき、再構成可能回路Ｃ（０）の回路を次の演算処理Ｆ（２）を行う論理を割当てるように再構成する。以下、同様に論理を順次割当てる再構成する機能を有する。

クロックｔは、再構成が完了したタイミングで、次のクロックｔ（１）、・・・でレジスタ群１３０、１４０、に与えるようにする。クロックｔは、クロック発生部を含むクロック同期回路（図示せず）をもって行う。詳細は後述する。

本実施例では、２つの再構成回路割当用制御器をもって論理を割当てる再構成を実現しているが、１つの再構成回路割当用制御器をもって上述した再構成を実現するようにしてもよい。

所謂、再構成可能回路Ｃ（０）、Ｃ（１）の論理処理結果が循環するように、再構成可能回路Ｃ（０）、Ｃ（１）、レジスタ群Ｒ（０）、Ｒ（１）、を図示の如く、互い違いに環状に配置し、構成する。

そして、二式の再構成可能回路Ｃ（０）、Ｃ（１）による論理演算処理を、それぞれ１クロックごとの処理に分解し、当該論理回路に実装される目的論理関数Ｆ（０）,Ｆ（１）・・・・Ｆ（ｍ）のマルチサイクル論理演算処理を実行する。

次に、論理演算処理装置の論理処理、処理結果保持、論理再割当て（再構成）、等の処理動作について説明する。前提とし、マルチサイクル論理演算処理を、１クロックごとの処理に分解し、これらを目的論理関数Ｆ（０），Ｆ（１）・・・・Ｆ（ｍ）とする。ここで、ｍは論理演算処理の段数を示す。このクロックは、図３に示すタイミングで行う。

図３は、タイムチャートを示す図であって、横軸に時間Ｔを示し、縦軸に論理演算処理装置のクロック、再構成可能回路Ｃ（０）、Ｃ（１）、レジスタ群Ｒ（０）、Ｒ（１）を示し、これら各部の処理タイミングを示している。

図３において、まず、初期状態において、再構成回路割当用制御器１５０により、再構成可能回路Ｃ（０）にＦ（０）の処理をする論理をもって割り当てる。この再構成回路割当用制御器は、公知の技術、例えば、上述した非特許文献１に記載の「動的再構成」を利用し、その詳細説明は省略する。

次に、再構成可能回路Ｃ（０）、Ｃ（１）、レジスタ群Ｒ（０）、Ｒ（１）に最初のクロックｔ（０）を与える（図３ａ参照）。すると、再構成可能回路Ｃ（０）は、レジスタＲ（０）から出力されるＩ（０）を受け、Ｆ（０）の処理を実行し、Ｉ（１）を出力する（図３ｂ〜ｄ参照）。このときの処理結果Ｉ（１）は、レジスタ群Ｒ（１）に保持（記憶・格納）する（図３ｅ〜ｆ参照）。と共に、再構成回路割当用制御器１６０は再構成可能回路Ｃ（１）にＦ（１）の論理を割当て、当該再構成可能回路を再構成する（図３ｇ参照）。

論理回路Ｃ（１）の再構成が完了した時点で、次のクロックｔ（１）を与える。すると、再構成可能回路Ｃ（１）は、レジスタ群Ｒ（１）から出力されるＩ（１）を受け、Ｆ（１）の処理を実行し、Ｉ（２）を出力する（図３ｈ〜ｉ参照）。このときの処理結果Ｉ（２）は、レジスタ群Ｒ（０）に保持（記憶・格納）する（図３ｊ〜ｋ参照）。と共に、再構成回路割当用制御器１５０は再構成可能回路Ｃ（０）にＦ（２）の論理を割り当て、当該再構成可能回路を再構成する（図３ｌ参照）。

再構成可能回路Ｃ（０）の再構成が完了した時点で、次のクロックｔ（２）を与える。すると、再構成可能回路Ｃ（０）は、レジスタ群Ｒ（０）から出力されるＩ（２）を受け、Ｆ（２）の処理を実行し、Ｉ（３）を出力する（図３ｍ〜ｎ参照）。このときの処理結果Ｉ（３）は、レジスタ群Ｒ（１）に保持（記憶・格納）する（図３ｏ〜ｐ参照）。と共に、再構成回路割当用制御器１６０は再構成可能回路Ｃ（１）にＦ（３）の論理を割り当て、当該再構成可能回路を再構成する（図３ｑ参照）。

再構成可能回路Ｃ（１）の再構成が完了した時点で、次のクロックｔ（３）を与える。すると、再構成可能回路Ｃ（１）は、Ｆ（３）の処理を実行し、ＯＵＴを出力する（図３ｒ〜ｓ参照）。このときの出力（ＯＵＴ）は、レジスタ群Ｒ（０）に保持（記憶・格納）する（図３（ｔ）〜（ｕ）参照）。

上述した処理を、論理演算処理の段数Ｆ（ｍ）が完了するまで繰り返す。
これにより、二式の再構成可能回路Ｃ（０）、Ｃ（１）、二式のレジスタ群Ｒ（１）、Ｒ（２）をもって、マルチサイクル論理演算処理を実行することができる。

上述した動作について、一般式で記述すれば、以下のように記述できる。以下のｎは、０以上の整数とし、初期状態では、論理回路Ｃ（０）には、Ｆ（０）の処理をする論理を割り当てる。また、レジスタ群Ｒ（０）の入力に、論理演算処理の入力Ｉ（０）を与えておく。

（１）ｔ（２ｎ）のクロックを論理回路Ｃ（０）、Ｃ（１）、レジスタ群Ｒ（０）、Ｒ（１）に与える。このことにより、レジスタ群Ｒ（０）の入力側の値が出力側に取り込まれ、論理回路Ｃ（０）の入力となる。
（２）ｔ（２ｎ）からｔ（２ｎ＋１）のクロックの間に以下の処理を行う。
１）再構成可能回路Ｃ（０）にてＦ（２ｎ）の処理を行い、処理結果がレジスタ群Ｒ（０）の入力側に設定される。
２）再構成可能回路Ｃ（１）を再構成し、Ｆ（２ｎ＋１）の処理を行う論理を割り当てる。
（３）ｔ（２ｎ＋１）のクロックを論理回路Ｃ（０）、Ｃ（１）、レジスタ群Ｒ（０）、Ｒ（１）に与える。このことにより、レジスタ群Ｒ（１）の入力側の値が出力側に取り込まれ、再構成可能回路Ｃ（１）の入力となる。
（４）ｔ（２ｎ＋１）からｔ（２（ｎ＋１））のクロックの間に以下の処理を行う。
１）論理回路Ｃ（１）にてＦ（２ｎ＋１）の論理処理を行い、当該処理結果がレジスタ群Ｒ（１）の入力側に設定される。
２）再構成可能回路Ｃ（０）を再構成し、Ｆ(２（ｎ＋１）)の処理を行う論理を割り当てる。

上記（１）〜（４）の処理を、Ｆ（ｍ）の処理が完了するまで繰り返す。
ここで、Ｆ（ｍ）の処理が終了した時点で、ｍが奇数の場合にはレジスタ群Ｒ（０）の入力となっている値を、ｍが偶数の場合にはレジスタ群Ｒ（１）の入力となっている値を取り出せば、マルチサイクル論理演算処理の結果を取り出したことになる。

図４は、１枚のボード（回路基板）の両面（表面、裏面）に再構成可能回路Ｃ（０）、Ｃ（１）を実装し、ボードの端には、両面の再構成可能論理回路１１０、１２０からアクセス可能な記憶素子群であるレジスタ群Ｒ（０）、Ｒ（１）、を設置する例を示す図である。

すなわち、以下の処理（Ａ）・（Ｂ）・（Ｃ）・（Ｄ）からなる一連の処理を図に示す構成の再構成可能回路Ｃ（０）、Ｃ（２）で処理する場合を考える。

（１）初期状態として次のように構成する。
再構成可能回路Ｃ（０）：処理（Ａ）用の構成
再構成可能回路Ｃ（１）：処理（Ｂ）用の構成
記憶素子群（レジスタ群）Ｒ（０）の出力：処理（Ａ）の入力

（２）最初のクロック単位で以下の処理を行う。
再構成可能回路Ｃ（０）：処理（Ａ）
これにより、レジスタ群Ｒ（１）には処理（Ａ）の結果が保持される。

（３）次のクロック単位で以下の処理を行う。
再構成可能回路Ｃ（１）：レジスタ群Ｒ（１）の内容を入力
再構成可能回路Ｃ（１）：処理（Ｂ）
再構成可能回路Ｃ（０）：処理（Ｃ）に再構成
これにより、レジスタ群Ｒ（０）には処理（Ｂ）結果が保持される。

（４）次のクロック単位で以下の処理を行う。
再構成可能回路Ｃ（０）：レジスタ群Ｒ（０）の内容を入力
再構成可能回路Ｃ（０）：処理（Ｃ）
再構成可能回路Ｃ（１）：処理（Ｄ）用に再構成
これにより、レジスタ群Ｒ（１）には処理（Ｃ）の結果が保持される。

（５）次のクロック単位で以下の処理を行う。
再構成可能回路Ｃ（１）：レジスタ群Ｒ（１）の内容を入力
再構成可能回路Ｃ（１）：処理（Ｄ）

上記一連の処理により、レジスタ群Ｒ（０）には処理（Ｄ）の結果が保持される。

上記構成における再構成可能回路Ｃ（０）、Ｃ（１）とレジスタ群Ｒ（０）、Ｒ（１）との関係は次のようになっている。
・再構成可能回路Ｃ０
入力：レジスタ群Ｒ（１）、
出力：レジスタ群Ｒ（０）
・再構成可能回路Ｃ（１）
入力：レジスタ群Ｒ（０）、
出力：レジスタ群Ｒ（１）

以上述べた実施例によれば、複数のクロックで処理される多段論理演算処理を行う処理装置の回路規模を小さくし、かつ十分な高速処理を実現することができる。

また、複数クロックで処理される多段（マルチ）論理演算処理を、二式の動的再構成可能論理回路、例えばＦＰＧＡ)と二式のレジスタ群にて実現可能である。

また、ボードの両面に再構成可能回路と記憶素子群を配置することにより、実装密度を上げることができ、論理回路の規模を小さくすることができる。

なお、本発明は上述した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

ＦＰＧＡなどの再構成可能論理を用いた論理検証用ボードベンダにおいても適用することが可能である。

１１０、１２０（Ｃ（０）、Ｃ（１））再構成可能回路
１３０、１４０（Ｒ（１）、Ｒ（２））記憶素子群（レジスタ群）
１５０、１６０再構成回路割当用制御器（制御手段）
ｔクロック
４００ボード

Claims

複数のサイクルで処理されるマルチサイクル論理演算処理を実行する論理回路において、
所定の周期をもって発生する複数のクロック（ｔ０〜）を順次受けて交互に動作する２式の再構成可能な論理回路と当該２式の再構成可能な論理回路の処理結果を保持する２式のレジスタ群とを互い違いに環状に接続した論理回路と、前記複数のクロックのクロック間に前記２式の再構成可能な論理回路が２式の論理処理をする論理Ｆ（１）、Ｆ（２）を割り当てて前記２式の再構成可能な論理回路の処理機能を交互に変更制御する制御手段と、を有することを特徴とする論理演算処理装置。
前記２式の再構成可能な論理回路は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ)を構成要素とすることを特徴とする請求項１記載の論理演算処理装置。
前記２式の再構成可能な論理回路は、処理対象のマルチサイクル論理演算処理の段数より少ない動的再構成可能論理回路とレジスタ群の組み合わせで構成されることを特徴とする請求項１記載の論理演算処理装置。
複数のサイクルで処理されるマルチサイクル論理演算処理を実行する論理回路において、
所定の周期をもって発生する複数のクロック（ｔ０〜）を順次受けて交互に動作する再構成可能な第１、第２の論理回路と、当該第１、第２の論理回路の処理結果を保持する第１、第２のレジスタ群と、前記第１、第２の再構成可能な論理回路を再構成する再構成回路割当用制手段を有し、
前記第１、第２の再構成可能な論理回路と前記第１、第２のレジスタ群を互い違いに環状に接続し、
前記再構成回路割当用制御手段により、前記複数のクロックのクロック間に前記第１、第２の再構成可能な論理回路が第１、第２の論理処理をする論理Ｆ（１）、Ｆ（２）を割り当てて前記第１、第２の再構成可能な論理回路を再構成し、当該論理回路の処理機能を交互に変更するように書き換え制御し、前記第１、第２の再構成可能な論理回路と前記第１、第２のレジスタ群により、マルチサイクル論理演算処理を行うことを特徴とする論理演算処理装置。
複数のクロックで処理され、マルチサイクル論理演算処理を実行する論理回路を含む論理演算処理装置において、
所定の周期をもって発生する第１、第２、第３、第４のクロック（ｔ）を受けて動作する第１、第２の再構成可能回路と、当該第１、第２の再構成可能回路の論理処理結果を保持する第１、第２の記憶素子群と、前記第１、第２の再構成可能回路の論理処理機能を変更し、再構成する再構成回路割当手段と、を有し、
前記第１、第２の再構成可能回路と、前記第１、第２の記憶素子群を互い違いに環状に接続し、
前記再構成回路割当手段は、
前記第１のクロックｔ（０）を受けたとき、
前記第１の記憶素子群Ｒ（０）の出力を前記第１の再構成可能回路に入力し、前記第１の再構成可能回路が第１の論理処理を実行し、当該第１再構成可能回路Ｃ（０）の出力を前記第２の記憶素子群Ｒ（１）に入力し、前記第１の記憶素子群が当該第１の論理処理結果を記憶保持すると共に当該第２の記憶素子群Ｒ（１）の出力を前記第２の再構成可能回路（Ｃ１）に入力し、前記第１のクロックｔ（０）と第２のクロックｔ（１）との間に前記第２の再構成可能回路が前記第１の論理処理をする論理Ｆ（１）を割り当てるように再構成し、
前記第２のクロックｔ（１）を受けたとき、
前記第２の再構成可能回路が前記第１の論理処理を実行し、当該第２の再構成可能回路の出力Ｃ（１）を前記第１の記憶素子群Ｒ（０）に入力し、当該第２の記憶素子群が当該第２の論理処理結果を記憶保持すると共に前記第２のクロックｔ（１）と第３のクロックｔ（３）との間に第前記第１の再構成可能回路Ｃ（０）が前記第２の論理処理をする論理Ｆ（２）を割り当てるように再構成し、
前記第３のクロックｔ（２）を受けたとき、
前記第１の再構成可能回路が第２の論理処理を実行し、当該第１の再構成可能回路の出力Ｃ（０）を前記第２の記憶素子群Ｒ（１）に入力し、当該第１の記憶素子群が当該論理処理結果を記憶保持すると共に前記第３のクロックｔ（２）と第４のクロックｔ（３）との間に前記第２の再構成可能回路Ｃ（１）が第３の論理処理をする論理Ｆ（３）を割り当てるように再構成し、
前記第４のクロックｔ（３）を受けたとき、
前記第２の再構成可能回路が前記第３の論理処理を実行し、前記第２の記憶素子群が当該演算処理結果を記憶保持し、
前記論理処理を所定論理回数繰り返すように制御する
制御手段を有することを特徴とする論理演算処理装置。
前記第１、第２の再構成可能な論理回路は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）を構成要素とし、前記第１、第２の記憶素子群は、レジスタ群とすることを特徴とする請求項５記載の論理演算処理装置。