JPH0683755A - 介入要求処理回路 - Google Patents
介入要求処理回路Info
- Publication number
- JPH0683755A JPH0683755A JP23252192A JP23252192A JPH0683755A JP H0683755 A JPH0683755 A JP H0683755A JP 23252192 A JP23252192 A JP 23252192A JP 23252192 A JP23252192 A JP 23252192A JP H0683755 A JPH0683755 A JP H0683755A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- circuit
- latched
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 介入要求要因データがラッチ回路１に入力す
るとラッチされ出力にてＣＰＵに対し介入要求を行い、
ＣＰＵのリード信号によりバッフア２をイネーブルにし
てラッチ回路１にラッチしたデータを読込む介入要求処
理回路に関し、ソフトウエア処理手順を少なく出来る介
入要求処理回路の提供を目的とする。 【構成】 リード信号を入力し、該リード信号を上記ラ
ッチしたデータの読込完了迄遅延させラッチ回路１のリ
セット端子に入力する遅延手段３を設けた構成とする。
るとラッチされ出力にてＣＰＵに対し介入要求を行い、
ＣＰＵのリード信号によりバッフア２をイネーブルにし
てラッチ回路１にラッチしたデータを読込む介入要求処
理回路に関し、ソフトウエア処理手順を少なく出来る介
入要求処理回路の提供を目的とする。 【構成】 リード信号を入力し、該リード信号を上記ラ
ッチしたデータの読込完了迄遅延させラッチ回路１のリ
セット端子に入力する遅延手段３を設けた構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、介入要求（以下ＩＲＱ
と称す）要因データを処理する介入要求処理回路の改良
に関する。
と称す）要因データを処理する介入要求処理回路の改良
に関する。
【０００２】
【従来の技術】図５は従来例のＩＲＱ処理回路のブロッ
ク図及び各部のタイムチャートで、（Ａ）はブロック図
（Ｂ）は各部のタイムチャートである。
ク図及び各部のタイムチャートで、（Ａ）はブロック図
（Ｂ）は各部のタイムチャートである。
【０００３】図５のフリップフロップ（以下ＦＦと称
す）１はラッチ回路で、セット端子，データ端子には＋
５Ｖが入力し、クロック端子にはＩＲＱ要因データが入
力し、出力ＱよりはＩＲＱ信号がＣＰＵに入力するよう
になっている。
す）１はラッチ回路で、セット端子，データ端子には＋
５Ｖが入力し、クロック端子にはＩＲＱ要因データが入
力し、出力ＱよりはＩＲＱ信号がＣＰＵに入力するよう
になっている。
【０００４】図５（Ｂ）の（ａ）に示す如きＩＲＱ要因
データがＦＦ１のクロック端子に入力すると出力Ｑより
は図５（Ｂ）（ｂ）に示す如きＩＲＱ信号が出力しＣＰ
Ｕに入力する。
データがＦＦ１のクロック端子に入力すると出力Ｑより
は図５（Ｂ）（ｂ）に示す如きＩＲＱ信号が出力しＣＰ
Ｕに入力する。
【０００５】するとＣＰＵは図５（Ｂ）（ｃ）に示す如
きリード信号を出力しバッフア２をイネーブルとしＦＦ
１の反転出力端子＊Ｑより図５（Ｂ）（ｄ）に示す如く
データを読み込む。
きリード信号を出力しバッフア２をイネーブルとしＦＦ
１の反転出力端子＊Ｑより図５（Ｂ）（ｄ）に示す如く
データを読み込む。
【０００６】読み込んだデータがＣＰＵにて処理された
後は図５（Ｂ）（ｅ）に示す如き、ＦＦ１をクリアする
為のライト信号をＦＦ１のリセット端子に送りＦＦ１を
クリアし元の状態とし次のＩＲＱ要因データ入力に備え
る。
後は図５（Ｂ）（ｅ）に示す如き、ＦＦ１をクリアする
為のライト信号をＦＦ１のリセット端子に送りＦＦ１を
クリアし元の状態とし次のＩＲＱ要因データ入力に備え
る。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＩＲＱ処理回路では、ＩＲＱ要因データラッチ、ＣＰＵ
にＩＲＱ入力、ＩＲＱデータ読込み、ライト信号による
ＦＦ１のクリアの手順をふまなければならずソフトウエ
ア処理手順が多い問題点がある。
ＩＲＱ処理回路では、ＩＲＱ要因データラッチ、ＣＰＵ
にＩＲＱ入力、ＩＲＱデータ読込み、ライト信号による
ＦＦ１のクリアの手順をふまなければならずソフトウエ
ア処理手順が多い問題点がある。
【０００８】本発明はソフトウエア処理手順を少なく出
来るＩＲＱ処理回路の提供を目的としている。
来るＩＲＱ処理回路の提供を目的としている。
【０００９】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、介入要求要因データが
ラッチ回路１に入力するとラッチされ出力にてＣＰＵに
対し介入要求を行い、該ＣＰＵのリード信号によりバッ
フア２をイネーブルにして該ラッチ回路１にラッチした
データを読込む介入要求処理回路において、該リード信
号を入力し、該リード信号を上記ラッチしたデータの読
込完了迄遅延させ該ラッチ回路１のリセット端子に入力
する遅延手段３を設けた構成とする。
ック図である。図１に示す如く、介入要求要因データが
ラッチ回路１に入力するとラッチされ出力にてＣＰＵに
対し介入要求を行い、該ＣＰＵのリード信号によりバッ
フア２をイネーブルにして該ラッチ回路１にラッチした
データを読込む介入要求処理回路において、該リード信
号を入力し、該リード信号を上記ラッチしたデータの読
込完了迄遅延させ該ラッチ回路１のリセット端子に入力
する遅延手段３を設けた構成とする。
【００１０】
【作用】本発明によれば、ラッチ回路１のリセットは、
ラッチしたデータを読み込むリード信号を用い、遅延手
段３により、ラッチしたデータの読込み完了迄遅延させ
てリセット端子に入力し、ラッチ回路１をリセットする
ので、ラッチ回路１をクリアする為のライト信号入力は
不要となりソフトウエア処理手順を少なくすることが出
来る。
ラッチしたデータを読み込むリード信号を用い、遅延手
段３により、ラッチしたデータの読込み完了迄遅延させ
てリセット端子に入力し、ラッチ回路１をリセットする
ので、ラッチ回路１をクリアする為のライト信号入力は
不要となりソフトウエア処理手順を少なくすることが出
来る。
【００１１】
【実施例】図２は本発明の実施例のＩＲＱ処理回路のブ
ロック図及び各部のタイムチャートで、（Ａ）はブロッ
ク図（Ｂ）は各部のタイムチャート、図３は本発明の他
の実施例のＩＲＱ処理回路のブロック図、図４は本発明
の別の実施例のＩＲＱ処理回路のブロック図及び各部の
タイムチャートで、（Ａ）はブロック図（Ｂ）は各部の
タイムチャートである。
ロック図及び各部のタイムチャートで、（Ａ）はブロッ
ク図（Ｂ）は各部のタイムチャート、図３は本発明の他
の実施例のＩＲＱ処理回路のブロック図、図４は本発明
の別の実施例のＩＲＱ処理回路のブロック図及び各部の
タイムチャートで、（Ａ）はブロック図（Ｂ）は各部の
タイムチャートである。
【００１２】図２はモトローラ系８ビットの場合の実施
例で、モトローラ系８ビットＣＰＵは１クロックが動作
１サイクルとなっているので、ＣＰＵがＦＦ１にラッチ
しているＩＲＱ要因データを読込完了後直ぐ、ＦＦ１を
クリアすることが出来る場合の例である。
例で、モトローラ系８ビットＣＰＵは１クロックが動作
１サイクルとなっているので、ＣＰＵがＦＦ１にラッチ
しているＩＲＱ要因データを読込完了後直ぐ、ＦＦ１を
クリアすることが出来る場合の例である。
【００１３】この場合の遅延手段としては、ＦＦ４，５
を用い、システムクロックをＦＦ４のクロック端子に、
又ノット回路６にて反転してＦＦ５のクロック端子に入
力し、ＦＦ４，５のリセット端子には＋５Ｖを与えＦＦ
４のＤ（データ）端子にはリードを入力し、ＦＦ４の反
転出力をＦＦ５のＤ端子に入力しＦＦ５の反転出力をＦ
Ｆ１のリセット端子に入力するようにしている。
を用い、システムクロックをＦＦ４のクロック端子に、
又ノット回路６にて反転してＦＦ５のクロック端子に入
力し、ＦＦ４，５のリセット端子には＋５Ｖを与えＦＦ
４のＤ（データ）端子にはリードを入力し、ＦＦ４の反
転出力をＦＦ５のＤ端子に入力しＦＦ５の反転出力をＦ
Ｆ１のリセット端子に入力するようにしている。
【００１４】図２（Ｂ）（ａ）に示す如きＩＲＱ要因デ
ータが図５の場合と同じくＦＦ１に入力すると、出力Ｑ
よりは図２（Ｂ）（ｂ）に示す如きＩＲＱ信号がＣＰＵ
に入力する。
ータが図５の場合と同じくＦＦ１に入力すると、出力Ｑ
よりは図２（Ｂ）（ｂ）に示す如きＩＲＱ信号がＣＰＵ
に入力する。
【００１５】するとＣＰＵは図２（Ｂ）（ｄ）に示す如
きリード信号を出力しバッフア２をイネーブルとしてＦ
Ｆ１の反転出力＊ＱよりＩＲＱ要因データを読み込む。
このリード信号がＦＦ４に入力するとＦＦ５の反転出力
＊Ｑよりは図２（Ｂ）（ｅ）に示す如き、リード信号を
１システムクロック遅延された信号が出力しＦＦ１のリ
セット端子に入力しＦＦ１をリセットし、元の状態とし
次のＩＲＱ要因データ入力に備える。
きリード信号を出力しバッフア２をイネーブルとしてＦ
Ｆ１の反転出力＊ＱよりＩＲＱ要因データを読み込む。
このリード信号がＦＦ４に入力するとＦＦ５の反転出力
＊Ｑよりは図２（Ｂ）（ｅ）に示す如き、リード信号を
１システムクロック遅延された信号が出力しＦＦ１のリ
セット端子に入力しＦＦ１をリセットし、元の状態とし
次のＩＲＱ要因データ入力に備える。
【００１６】即ち、ＦＦ１をクリアする為のライト信号
入力は不要となりソフトウエア処理手順を少なくするこ
とが出来る。図３は、ＣＰＵがモトローラ系８ビットＣ
ＰＵ以外の場合で、システムクロック数サイクルで１動
作サイクルの場合の例で、この場合は図１の遅延手段３
をシフトレジスタ７とし、リード信号をシフトレジスタ
７に入力し、上記数サイクルをシフトレジスタ７にて遅
延させ、ＦＦ１のリセット端子に入力するようにしたも
のである。
入力は不要となりソフトウエア処理手順を少なくするこ
とが出来る。図３は、ＣＰＵがモトローラ系８ビットＣ
ＰＵ以外の場合で、システムクロック数サイクルで１動
作サイクルの場合の例で、この場合は図１の遅延手段３
をシフトレジスタ７とし、リード信号をシフトレジスタ
７に入力し、上記数サイクルをシフトレジスタ７にて遅
延させ、ＦＦ１のリセット端子に入力するようにしたも
のである。
【００１７】図４は、ＩＲＱ要因データをリレーの接点
１０のオンにより発生させ、ノット回路８にて反転させ
てＦＦ１のクロック端子にＩＲＱ要因データとして入力
する場合の例で、ＩＲＱ要因データを作る為にリレーの
接点１０をオンとするとチャタリングを起こし図４
（Ｂ）（ａ）に示す如く接点１０はオンオフを繰り返す
ことがある。
１０のオンにより発生させ、ノット回路８にて反転させ
てＦＦ１のクロック端子にＩＲＱ要因データとして入力
する場合の例で、ＩＲＱ要因データを作る為にリレーの
接点１０をオンとするとチャタリングを起こし図４
（Ｂ）（ａ）に示す如く接点１０はオンオフを繰り返す
ことがある。
【００１８】このオンオフを繰り返す信号がＦＦ１に入
力すると、出力Ｑよりは図４（Ｂ）（ｂ）に示す如くＩ
ＲＱ信号を出力してＣＰＵに入力し、図４（Ｂ）（ｃ）
に示すリード信号によりバッフア２をイネーブルとして
ＩＲＱデータを読み込む。
力すると、出力Ｑよりは図４（Ｂ）（ｂ）に示す如くＩ
ＲＱ信号を出力してＣＰＵに入力し、図４（Ｂ）（ｃ）
に示すリード信号によりバッフア２をイネーブルとして
ＩＲＱデータを読み込む。
【００１９】このリード信号を、システムクロックの入
力しているタイマー９に入力し、タイマー９にて図４
（Ｂ）（ｄ）に示す如く、チャタリングする期間以後迄
遅延させて、ＦＦ１のリセット端子にリセット信号とし
て入力するようにしている。
力しているタイマー９に入力し、タイマー９にて図４
（Ｂ）（ｄ）に示す如く、チャタリングする期間以後迄
遅延させて、ＦＦ１のリセット端子にリセット信号とし
て入力するようにしている。
【００２０】チャタリングする期間以後迄遅延させるの
は、図４（Ｂ）（ａ）に示すチャタリング期間にＦＦ１
をリセットすると再びＩＲＱがかかってしまうのでこれ
を避ける為である。
は、図４（Ｂ）（ａ）に示すチャタリング期間にＦＦ１
をリセットすると再びＩＲＱがかかってしまうのでこれ
を避ける為である。
【００２１】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、ＩＲＱ処理回路にて、ＩＲＱ処理を行う場合、ＩＲ
Ｑ要因データをラッチするラッチ回路をリセットするの
を、ラッチしたＩＲＱ要因データを読み込むリード信号
を遅延させて行うので、クリアするライト信号入力は不
要となりソフトウエア処理手順を少なくすることが出来
る効果がある。
ば、ＩＲＱ処理回路にて、ＩＲＱ処理を行う場合、ＩＲ
Ｑ要因データをラッチするラッチ回路をリセットするの
を、ラッチしたＩＲＱ要因データを読み込むリード信号
を遅延させて行うので、クリアするライト信号入力は不
要となりソフトウエア処理手順を少なくすることが出来
る効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の介入要求処理回路のブロッ
ク図及び各部のタイムチャート、
ク図及び各部のタイムチャート、
【図３】は本発明の他の実施例の介入要求処理回路のブ
ロック図、
ロック図、
【図４】は本発明の別の実施例の介入要求処理回路のブ
ロック図及び各部のタイムチャート、
ロック図及び各部のタイムチャート、
【図５】従来例の介入要求処理回路のブロック図及び各
部のタイムチャートである。
部のタイムチャートである。
１はラッチ回路、 ２はバッフア、 ３は遅延手段、 ４，５はフリップフロップ、 ６，８はノット回路、 ７はシフトレジスタ、 ９はタイマー、 １０は接点を示す。
Claims (1)
- 【請求項１】 介入要求要因データがラッチ回路（１）
に入力するとラッチされ出力にてＣＰＵに対し介入要求
を行い、該ＣＰＵのリード信号によりバッフア（２）を
イネーブルにして該ラッチ回路（１）にラッチしたデー
タを読込む介入要求処理回路において、該リード信号を
入力し、該リード信号を上記ラッチしたデータの読込完
了迄遅延させ該ラッチ回路（１）のリセット端子に入力
する遅延手段（３）を設けたことを特徴とする介入要求
処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23252192A JPH0683755A (ja) | 1992-09-01 | 1992-09-01 | 介入要求処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23252192A JPH0683755A (ja) | 1992-09-01 | 1992-09-01 | 介入要求処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683755A true JPH0683755A (ja) | 1994-03-25 |
Family
ID=16940637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23252192A Withdrawn JPH0683755A (ja) | 1992-09-01 | 1992-09-01 | 介入要求処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683755A (ja) |
-
1992
- 1992-09-01 JP JP23252192A patent/JPH0683755A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2563679B2 (ja) | 双方向入出力信号分離回路 | |
| JPH0683755A (ja) | 介入要求処理回路 | |
| JPS59177628A (ja) | バス制御回路 | |
| JPH03223949A (ja) | バス調停回路 | |
| KR0155602B1 (ko) | 중앙처리장치의 주변장치 통합제어회로 | |
| JPH04369064A (ja) | 割込処理制御方法及びその装置 | |
| JPS59123957A (ja) | デジタル信号演算装置 | |
| JPH01109425A (ja) | Ｆｉｆｏメモリ | |
| JP2747154B2 (ja) | 入出力処理装置 | |
| JPS6156812B2 (ja) | ||
| JPS63211438A (ja) | 割込み制御回路 | |
| KR910006684Y1 (ko) | 중앙처리장치 신호 제어회로 | |
| JP2668215B2 (ja) | マイクロコンピユータ | |
| JPH0486116A (ja) | ディジタル信号処理回路 | |
| JPS61183764A (ja) | ダイレクトメモリアクセス制御方式 | |
| JPH02171812A (ja) | ウエイトステイト機能を持たないプロセッサの高速化回路 | |
| JPH0363863A (ja) | マイクロコンピュータ | |
| JPH05313796A (ja) | インターフェース回路 | |
| JPH03276218A (ja) | 電子回路制御装置 | |
| JPS58186847A (ja) | 内部デ−タバス制御回路 | |
| JPS6246017B2 (ja) | ||
| JPS61101836A (ja) | 情報処理装置 | |
| JPS60252910A (ja) | プログラマブルコントロ−ラのプロセス入力回路 | |
| JPS6214866B2 (ja) | ||
| JPH0474273A (ja) | 論理シミュレーション方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |