JPH064655A - 高速画像縮小変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、２値で表現された画像を縮小変換
する場合に細線の消失を極力抑えた縮小変換処理を行う
ようにすることを目的としている。 【構成】 主走査画素数が２Ｋで副走査画素数が２Ｋの
原画素のある限定範囲から、垂直あるいは斜め方向の細
線の検出と、水平あるいは斜め方向の細線の検出と、変
換画素に最も近い元画素の値とから、変換画素の値を論
理演算する縮小演算部をもつ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２値（例えば白と黒）
で表現された画像の画品質劣化を極力抑えた特に細線を
保存するようにして画像データの縮小変換を高速に行う
高速画像縮小変換装置に関するものである。

【０００２】

【従来の技術】従来、２値の画像データの縮小変換法と
して、変換画素に最も近い位置の原画素の値を変換画素
の値とする方法のＳＰＣ(Selective Processing Conver
sion)法（詳細は例えば文献、午坊、桐原：「ファクシ
ミリ線密度変換の一検討」、画像電子学会全大、１０
（昭５０））、あるいは、変換画素の近傍な４個の原画
素を選び、それら４個の平均濃度を算出し、しきい値処
理して変換画素の値を求める領域判別法（詳細は例えば
文献、久保田、荒川：「文字認識の前処理としての画像
の次数変換」、信学技報、ＰＲＬ８１−９２（１９８２
−０２））等が発表されている。

【０００３】

【発明が解決しようとする課題】前記の縮小変換法は、
ＳＰＣ法では、原画像上に黒または白の細線がある場
合、その細線が変換画素位置から離れているとき、また
後者では、４個の平均濃度を算出し、しきい値処理して
変換画素の値と、その細線の位置に最も近い変換画素の
値がその細線の値と一致しないときは、両者とも変換画
面上で該当する細線が消失する。

【０００４】ＳＰＣ法での細線が消失する例を図７を用
いて説明する。図７は垂直方向の黒い細線が消失する例
を示す。ここでＰ11〜Ｐ52は原画素、Ｑ１，Ｑ２は変換
画素、一点鎖線は水平方向における原画素間の中心線を
表す。白値を持つＰ22およびＰ42の間に黒い細線Ｐ31−
Ｐ32が存在し、変換画素を決定する演算を行った結果、
Ｑ１とＱ２との値がＰ22およびＰ42と同一の白値とな
り、細線の値を保存する変換画素がないため変換画にお
いて黒い細線の消失が発生する。

【０００５】次に、領域判別法での細線が消失する例を
図７を用いて説明する。図７のように変換画素Ｑ１の周
囲の４個の原画素（Ｐ21，Ｐ22，Ｐ31，Ｐ32）におい
て、白値の原画素が２個、黒値の原画素が２個の例で
は、Ｐ21とＰ22とが白い細線の場合には白値を、反対に
Ｐ31とＰ32とが黒い細線の場合には黒値を、変換画素Ｑ
１へ代入してそれぞれ細線の消失を防ぐ必要がある。し
かし、変換画素周囲の４個の原画素のみを参照画素とす
る場合、Ｐ21とＰ22とが白い細線であるのか、反対にＰ
31とＰ32とが黒い細線であるのかを判別できないため細
線の消失が発生する欠点がある。

【０００６】本発明は、２値で表現された画像を縮小変
換する場合、細線の消失を極力抑えた縮小変換処理を行
うようにすることを目的としている。

【０００７】

【課題を解決するための手段】２値の原画像を縮小倍率
（以下縮小倍率を「１／Ｋ」と記述する。ただしＫは２
以上の整数）で縮小変換を行う高速画像縮小変換装置に
おいて、縮小変換を行う原画像データが蓄えられている
ソース側メモリ空間に対して主走査画素数がある所定値
でかつ副走査画素数が２Ｋからなるエリアのアドレスを
生成するソースアドレス生成部と、上記ソースアドレス
生成部によってソース側メモリ空間から転送された原画
像データを一時保持し、縮小演算部からの指示により、
指定された主走査画素数と、２Ｋ分の副走査画素数の画
像データを縮小演算部に転送する入力バッファ部と、主
走査画素数が２Ｋで副走査画素数が２Ｋの原画素のある
限定範囲から、垂直方向の長さが３画素以上で水平方向
の幅が（Ｋ−１）画素以下の垂直あるいは斜め方向の細
線の検出と、水平方向の長さが３画素以上で垂直方向の
幅が（Ｋ−１）画素以下の水平あるいは斜め方向の細線
の検出と、変換画素に最も近い元画素の値とから変換画
素の値を論理演算する縮小演算部と、上記縮小演算部で
縮小変換した画像データを格納するディスティネーショ
ン側のメモリ空間のアドレスを生成し画像データを転送
する手段と、を具備する。

【０００８】

【作用】本発明においては、細線の検出条件を考慮し
て、上記縮小演算部が、細線の検出状態と変換画素に最
も近い元画素の値とを考慮して当該変換画素の値を定め
るようにしている。

【０００９】

【実施例】実施例の説明に先立って、本発明で採用する
縮小変換に関する一般的な説明を行う。 （１）定義 細線：垂直方向の長さが連続して３画素以上で水平方
向の幅が（Ｋ−１）画素以下の垂直あるいは斜め方向の
画素集合体、または水平方向の長さが連続して３画素以
上で垂直方向の幅が（Ｋ−１）画素以下の水平あるいは
斜め方向の画素集合体をいう。

【００１０】以下に線幅がＷ画素分の細線の定義（白を
“１”とした場合）を示す。

【００１１】

【数１】

【００１２】中心原画素：変換画素の最短距離にある
原画素をいう。 （２）参照する原画素 中心原画素を中心にして、水平方向は垂直方向の幅が３
画素分で水平方向の長さが２Ｋ画素分、垂直方向は水平
方向の幅が３画素分で垂直方向の長さが２Ｋ画素分の画
素を参照する。図８、図９に縮小倍率（ここでは一例と
して１／２から１／６への場合について述べる）と参照
原画素（破線内）の関係を示す。図中の二重丸は中心原
画素を表している。縮小率が１／２の場合には上記２Ｋ
は「４」となる。 （３）細線の検出条件 細線の検出条件は以下の項目を全て満足すること。・幅
がＫ画素以上の線または面を検出するために、中心原画
素は細線の一部としない。・細線から最短距離にある変
換画素に対してのみこの細線の値を反映することより、
細線の中心点（中心原画素を通る水平または垂直の線上
に存在する細線の中点）の位置が図８、図９の実線上ま
たは内側に存在すること。

【００１３】図８，図９に細線の検出条件を満足する細
線パタンの組み合わせを示している。また図１０から図
１５にそれぞれの細線パタン（黒の細線の場合）を示
す。なお図１０ないし図１５において、 (i) 二重丸は中心原画素 (ii) 白丸は白の原画素 (iii)黒丸は黒の原画素 (iv) 白半黒半丸は、白または黒の原画素（但し、隣接
するいずれか１個以上は黒の原画素であることを要す） を表している。また図１０と図１１とは「線幅１画素の
パタン」の場合、図１２は「線幅２画素のパタン」、図
１３は「線幅３画素のパタン」、図１４は「線幅４画素
のパタン」、図１５は「線幅５画素のパタン」に対応し
ている。

【００１４】図８に示す如く、縮小倍率を１／２とした
場合は細線パタンの組み合わせとしてパタンＰ1 を用い
るが、当該パタンＰ1 は図１０に示すパタンＰ1 （１／
２）とパタンＰ1 （２／２）とを、二重丸で示す中心原
画素が重なる位置で用いる。 （４）縮小演算方法 縮小演算方法を以下に示す。

【００１５】処理 変換画素の最短距離にある原画素
（中心原画素）の値を求める。 処理 白の細線と黒の細線を検出する。 処理 処理で白または黒の細線を検出しなかった場
合は、処理の値を変換画素の値にする。

【００１６】処理 処理で白または黒の細線を検出
した場合は、検出した細線の値を変換画素の値にする。 処理 処理で白の細線と黒の細線の両者を検出した
場合は、処理の値の否定値を変換画素の値にする。

【００１７】ここで縮小演算方法をまとめると表１のよ
うになる。

【００１８】

【表１】

【００１９】表１より以下のことがいえる。中心原画素
が白（黒）であれば黒（白）の細線を検出する動作を行
い、黒（白）の細線を検出すれば変換画素を黒（白）に
し、黒（白）の細線を検出できなければ変換画素は中心
原画素を白（黒）にする。

【００２０】以上より、変換画素の値（ＦK ）を求める
アルゴリズムを論理式で記述すると以下のようになる。
図１６に原画素のアドレス付けを示す。

【００２１】

【数２】

【００２２】ここで

【００２３】

【数３】

【００２４】（５）原画素の走査間隔 縮小倍率が１／Ｋでは、水平方向にＫ画素単位で走査
し、さらに垂直方向にＫライン単位で走査する。

【００２５】以下、この発明の一実施例について図面に
より説明する。図１は本発明の一実施例構成を示す。図
示の１は高速画像縮小変換装置、２はソース側メモリ、
３はディスティネーション側メモリを表す。図示の高速
画像縮小変換装置１は、縮小演算部１１、ソースアドレ
ス生成部１２、入力バッファ部１３、ディスティネーシ
ョンアドレス生成部１７、出力バッファ部１８およびこ
れらを制御する制御部２０を持つ。さらに、入力バッフ
ァ部１３は、水平方向の最終画像データが入力バッファ
部のデータバッファにセットされたことを示すフラグを
保持する（入力バッファ部１３のデータバッファと同じ
構成の）フラグレジスタ１４、ソースアドレス生成部１
２が生成したソース側メモリのアドレスの画像データを
保持するシフトレジスタ１５ないしシフトレジスタ１６
で構成される。出力バッファ部１８は、縮小演算部１１
からの縮小された１ビットの画像データを１バイトの画
像データに変換する直並列変換バッファから構成され
る。

【００２６】縮小演算部１１は、信号線３１にデータ転
送要求のストローブ信号を出力し、データ線３３に縮小
演算した１ビットの画像データを出力し、信号線３４に
データ線３３の画像データに同期したストローブ信号を
出力し、信号線３５に対しデータ線３３に出力した１ビ
ットの画像データが水平方向の最後のデータであるとき
オンを出力する。

【００２７】ソースアドレス生成部１２は、信号線２３
に１ページの該当画像データを全て転送完了したときオ
ンを出力し、アドレス線２６に縮小演算する画像データ
が格納されているソース側メモリ２のアドレスを出力
し、信号線２８に対し入力バッファに転送した画像デー
タが水平方向の最後であるときオンを出力する。

【００２８】入力バッファ部１３は、信号線２９に入力
バッファ部のデータバッファが空のときデータ転送要求
を出力し、データ線３０に対し信号線３１に同期してシ
フトレジスタ１５からシフトレジスタ１６の画像データ
を出力し、信号線３２にデータ線３０の画像データが水
平方向の最後であるときオンを出力する。

【００２９】ディスティネーションアドレス生成部１７
は、アドレス線３７に縮小演算した画像データを格納す
るディスティネーション側メモリ３のアドレスを出力す
る。出力バッファ部１８は、シフトレジスタ１９に１バ
イトのデータが格納されれば、信号線３６をオンにする
とともにデータ線３８に１バイト（並列）の画像データ
を出力する。

【００３０】制御部２０は、信号線２１に縮小倍率を出
力し、信号線２２に縮小倍率、該当画像データが格納さ
れているソース側メモリ２の先頭アドレス、該当画像デ
ータの水平方向のサイズ、該当画像データの垂直方向の
サイズを出力し、信号線２４に縮小倍率を出力し、信号
線２５に縮小演算した該当画像データを格納するディス
ティネーション側メモリ３の先頭アドレスを出力する。

【００３１】データ線２７はアドレス線２６で指定した
ソース側メモリ２のアドレスの画像データが出力され
る。図２は図１の縮小演算部１１のブロック構成図であ
る。

【００３２】４１は入力バッファ部１３のレジスタ（＃
１）１５ないしレジスタ（＃１２）１６の出力をＩ1 な
いしＩ12に入力し、図３に示すシフトレジスタの構成で
Ｐ-1,5からＰ1,-6を出力するシフトレジスタ群である。
なお図３に示す矩形の箱はフリップフロップを表してい
る。図３のシフトレジスタの構成は信号線３１のストロ
ーブ信号に同期してＩ1 からＩ12の入力を右シフトす
る。

【００３３】４２はシフトレジスタ群４１からの出力Ｐ
0,0 の極性を反転するインバータである。また４３は、
シフトレジスタ群４１からの出力Ｐ0,0 の値が“１”の
ときシフトレジスタ群４１からの全出力の極性をそのま
ま出力し、Ｐ0,0 の値が“０”のときシフトレジスタ群
４１からの全出力の極性を反転する複数の排他的論理和
（ＥＯＲ）ゲートである。

【００３４】４４は、線幅が１画素から５画素までの全
てのパタンの組み合わせ１５種類（Ｐ1 からＰ41）の論
理回路であり、その論理式を図４、図５に示す。図４、
図５においてシフトレジスタ群４１の出力のＰX,Y はＥ
ＯＲゲート４３の出力のＹX,Y に対応する。

【００３５】４５は、論理回路４４からの全てのパンタ
の組み合わせから指定された縮小率に該当するパタンの
選択と、出力の極性指示を行う論理回路である。この回
路への信号線５１（P0）はシフトレジスタ群４１の出力
のＰ0,0 であり、信号線５２(K2)は指定された縮小率が
１／２のとき“１”となり、信号線５３(K3)は指定され
た縮小率が１／３のとき“１”となり、信号線５４(K4)
は指定された縮小率が１／４のとき“１”となり、信号
線５５(K5)は指定された縮小率が１／５のとき“１”と
なり、信号線５６(K6)は指定された縮小率が１／６のと
き“１”となる入力である。４５の回路の論理式は以下
の通りである。

【００３６】

【数４】

【００３７】次に、本発明の動作を説明する。以下の説
明は図１でのソース側メモリ２に格納されている図７の
如き画像データ（先頭アドレス：ＡS 、水平方向：Ｎx
バイト、垂直方向：Ｎy ラインとする）を高速画像縮小
変換装置１が読み込み、縮小倍率が１／Ｋの縮小演算
し、ディスティネーション側メモリ３に格納（先頭アド
レス：ＡD とする）する場合のソースアドレス生成部１
２、入力バッファ部１３、縮小演算部１１、ディスティ
ネーションアドレス生成部１７、出力バッファ部１８の
動作を説明する。 （１）ソースアドレス生成部の動作 ソースアドレス生成部の動作のフローチャートを図６に
示す。図６を用いてソースアドレス生成部の動作を説明
する。

【００３８】６１においてＡＤＰはソース側メモリ２か
ら入力バッファ部１３のレジスタに転送する画像データ
（縮小倍率の２倍のバイト数）のかたまり（以下このデ
ータのかたまりを「ブロックデータ」と記す）の先頭ア
ドレス（ＡS ）を保持する。

【００３９】６２においてＰx はブロックデータの上位
からの順番を示し、Ｐy はブロックデータの水平方向の
順番を示し、ここではそれぞれに初期値を設定する。６
３においてアドレス線２６に出力するＡＤＤに対してＡ
ＤＰの値を設定する。

【００４０】６４において信号線３１のストローブ信号
を出力するとともにＡＤＤの値をアドレス線２６に出力
する。６５において転送データがブロックデータの最後
か否かの判断を行う。

【００４１】６６において６５における判断で最後でな
いときＰy を＋１し、ＡＤＤを＋Ｎx （アドレスを垂直
方向に＋１）する。６７においてブロックデータが水平
方向の最後か否かの判断を行う。

【００４２】６８において６７における判断で最後でな
いときＰx を＋１し、Ｐy を１（ブロックデータの最上
位）にし、ＡＤＰを＋１（アドレスを水平方向に＋１）
する。

【００４３】６９において水平方向の最後であるため信
号線２８をオンにする。７０において次に入力バッファ
部１３のレジスタに転送するブロックデータが縮小倍率
の２倍のバイト数分（完全なブロックデータ）存在する
か否かの判断を行う。

【００４４】７１において７０におけるよりも完全なブ
ロックデータが存在することよりＡＤＰに現在のライン
からＫライン下の左端のアドレスを設定する。７２にお
いて１ページの該当画像データを全て転送完了したため
信号線２３をオンにする。 （２）入力バッファ部の動作 ソースアドレス生成部１２で生成するソース側メモリ２
のアドレスに対してのブロックデータは指定される縮小
倍率（１／Ｋ）により表２のレジスタに設定する。

【００４５】

【表２】

【００４６】設定したブロックデータは信号線３１のス
トローブ信号に同期してシフトし、データ線３０から出
力する。またフラグレジスタ１４も信号線３１のストロ
ーブ信号に同期してシフトし、信号線３２から出力す
る。

【００４７】またデータバッファが空になれば信号線２
９をオンにし、ソースアドレス生成部１２に対してデー
タ転送要求する。 （３）縮小演算部の動作 縮小演算部の詳細を図３に示し、入力バッファ部１３の
出力をシフトレジスタ群４１のＩ1 からＩ12に入力す
る。

【００４８】制御回路４６は、Ｉ1 からＩ12に入力した
画像データが画像を構成している最左端の画素の場合、
参照画素の位置を合わせるために（Ｋ＋５）個のストロ
ーブ信号を信号線３１に出力して入力バッファ部１３の
シフトレジスタとシフトレジスタ群のシフトレジスタを
シフトするとともに、（Ｋ＋５）個目のストローブ信号
を信号線３１に出力したとき少し遅れて信号線３４にス
トローブ信号を出力する。

【００４９】またシフトレジスタ群４１に入力した画像
データが画像を構成している最左端の画素以外の場合に
は、Ｋ個のストローブ信号を信号線３１に出力するとと
もに、Ｋ個目のストローブ信号を信号線３１に出力した
とき少し遅れて（シフトレジスタ群４１、ＥＯＲゲート
４３、回路４４、回路４５の処理時間の総和分）信号線
３４にストローブ信号を出力する。

【００５０】なおシフトレジスタ群４１に入力する画像
データのビット順序は画像を構成している最左端から順
に入力する。制御回路４６は信号線３２がオン（入力し
た画像データが水平方向の最後のとき）になると、一定
時間遅れて信号線３５をオンにする。 （４）ディスティネーションアドレス生成部の動作 信号線３６がオン（出力バッファ部１８のシフトレジス
タ１９に１バイトのデータが格納）になれば、設定され
たディスティネーション側メモリ３の先頭アドレスをア
ドレス線３７に出力し、以後、信号線３６がオンになる
毎にアドレスを＋１してアドレス線３７に出力する。 （５）出力バッファ部の動作 データ線３３から入力される縮小された１ビットの画像
データを信号線３４のストローブ信号でシフトレジスタ
１９に格納する。

【００５１】またシフトレジスタ１９に１バイトの画像
データが格納される前に信号線３５がオン（画像データ
が水平方向の最後のデータであるとき）になればシフト
レジスタ１９の画像データを格納していない部分に
“０”または“１”を格納し、１バイト格納された状態
にする。

【００５２】シフトレジスタ１９に１バイトのデータが
格納されれば、信号線３６をオンにするとともにデータ
線３８に１バイト（並列）の画像データを出力する。

【００５３】

【発明の効果】以上説明した如く、本発明によれば、 ２値（例えば白と黒）で表現された画像の画品質劣化
を極力抑えた（特に細線を保存する）画像データの縮小
変換を簡単な構造で高速に実現できる。

【００５４】本発明で採用した縮小変換アルゴリズム
は一般性があるため、縮小率が任意であっても適用可能
である。 本発明で採用した縮小変換アルゴリズムは白の細線と
黒の細線を対等に変換しているために塗りつぶしやかす
れを生じない。

【００５５】本発明で採用した縮小変換アルゴリズム
はハードウェア向きであるため、ＬＳＩ等で容易に実現
可能であり、安価で高性能な画像縮小変換装置が実現で
きる。

【００５６】ソース側メモリのアドレス生成とディス
ティネーション側メモリのアドレス生成が独立に動作可
能であるため、簡単な構造で高性能化が実現可能であ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す高速画像縮小変換装置
の構成図を示す。

【図２】図１の縮小演算部の構成図を示す。

【図３】図２のシフトレジスタ群の構成図を示す。

【図４】図２の回路４４の論理式である。

【図５】図２の回路４４の論理式である。

【図６】図１のソースアドレス生成部の動作フローチャ
ートである。

【図７】従来技術で細線が消失する場合の例を示す。

【図８】縮小倍率と参照原画素の関係を説明する図であ
る。

【図９】縮小倍率と参照原画素の関係を説明する図であ
る。

【図１０】縮小倍率での黒の細線パタンの全組み合わせ
を示す。

【図１１】縮小倍率での黒の細線パタンの全組み合わせ
を示す。

【図１２】縮小倍率での黒の細線パタンの全組み合わせ
を示す。

【図１３】縮小倍率での黒の細線パタンの全組み合わせ
を示す。

【図１４】縮小倍率での黒の細線パタンの全組み合わせ
を示す。

【図１５】縮小倍率での黒の細線パタンの全組み合わせ
を示す。

【図１６】縮小倍率での原画素のアドレス付けを示す。

【符号の説明】

１ 高速画像縮小変換装置 ２ ソース側メモリ ３ ディスティネーション側メモリ １１ 縮小演算部 １２ ソースアドレス生成部 １３ 入力バッファ部 １４ フラグレジスタ １５ レジスタ １６ レジスタ １７ ディスティネーションアドレス生成部 １８ 出力バッファ部 １９ シフトレジスタ ２０ 制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ２値の原画像を縮小倍率１／Ｋ（ただし
   Ｋは２以上の整数）で縮小変換を行う高速画像縮小変換
   装置において、 縮小変換を行う原画像データが蓄えられているソース側
   メモリ空間に対して主走査画素数がある所定値でかつ副
   走査画素数が２Ｋからなるエリアのアドレスを生成し、
   そのエリアの原画像データを入力バッファ部に転送する
   ソースアドレス生成部と、 上記ソースアドレス生成部によってソース側メモリ空間
   から転送された原画像データを一時保持し、縮小演算部
   からの指示により、指定された主走査画素数と、２Ｋ分
   の副走査画素数の画像データを縮小演算部に転送する入
   力バッファ部と、 主走査画素数が２Ｋで副走査画素数が２Ｋの原画素のあ
   る限定範囲から、垂直方向の長さが３画素以上で水平方
   向の幅が（Ｋ−１）画素以下の垂直あるいは斜め方向の
   細線の検出と、水平方向の長さが３画素以上で垂直方向
   の幅が（Ｋ−１）画素以下の水平あるいは斜め方向の細
   線の検出と、変換画素に最も近い元画素の値とから変換
   画素の値を論理演算する縮小演算部と、 上記縮小演算部で縮小変換した画像データを格納するデ
   ィスティネーション側のメモリ空間のアドレスを生成し
   画像データを転送するディスティネーションアドレス生
   成部とをそなえ、指定されたソースアドレス空間にある
   画像データを細線を保存しながら、指定されたディステ
   ィネーションアドレス空間に転送する機能を備えたこと
   を特徴とする高速画像縮小変換装置。