JPH0628082A

JPH0628082A - コントローラ、通信インターフェース、およびデータ伝送を制御する方法

Info

Publication number: JPH0628082A
Application number: JP3319305A
Authority: JP
Inventors: Dennis A Cummins; デニス、アーサー、カミンズ; Wayne R Hucaby; ウェイン、ロジャー、ハカビー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-03-12
Filing date: 1991-12-03
Publication date: 1994-02-04
Anticipated expiration: 2010-11-29
Also published as: US5361376A; EP0504086A1; JPH07111670B2

Abstract

(57)【要約】【目的】プロセッサ間通信用の効率のよい通信インタ
ーフェースの提供。【構成】キーボード等のようなコンピュータのＩ／Ｏ
装置の動作を制御するためのコントローラおよび通信ア
ーキテクチュアは２個のマイクロプロセッサ（ＭＰＡ、
ＭＰＢ）を含み、３線半二重通信インターフェースと伝
送プロトコルがデータ伝送、エラー検出および競合解決
を可能にする。この伝送プロトコルはこれらマイクロプ
ロセッサが単一の共用データラインと２本の単信クロッ
クラインとを含むインターフェースを介して直列データ
の伝送を可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にマイクロプロセッ
サに関し、詳細には、マイクロプロセッサを相互接続す
るためのデバイスコントローラおよびインターフェース
としてのその使用に関する。

【０００２】

【従来の技術】パーソナルコンピュータ（ＰＣ）、ワー
ドプロセッサ、販売点端末（電子的金銭登録機）、デー
タ端末装置（ＤＴＥ）およびその他の普及に伴い、より
効率が高くより高速の入力／出力（Ｉ／Ｏ）装置が要求
されている。従来のコンピュータを用いる端末はマスタ
マイクロプロセッサを含む制御ユニットと、適当な通信
ラインまたは他の媒体を介して上記制御ユニットに接続
される異なるタイプのＩ／Ｏ装置を含む周知のＩ／Ｏ装
置のいくつかはキーボード、スキャナ、陰極線管（ＣＲ
Ｔ）等である。

【０００３】Ｉ／Ｏ装置はオペレータ（ユーザ）と制御
ユニットとの間のインターフェースを形成する。これに
関し、入力装置は物理的な動作を行いあるいは物理的な
変換を行ってメッセージとしてパッケージ化されて制御
ユニットに送られて処理されるデータを発生する。この
処理が完了すると、制御ユニットはその結果を出力装置
に送り、この出力装置がその結果を最終的にそのオペレ
ータまたは他のユーザに与える。例えばキーボードの場
合には、オペレータが選んだキーを作動させてデータを
入力する。キーボードの制御セクションがそれらキーを
モニタし、そして一つの文字が押されると押されたキー
の電子的表現が発生されて主プロセッサに送られ、処理
される。同様に、スキャナの場合には情報が走査され、
そしてその電子的表現が発生されて主プロセッサに送ら
れ処理される。

【０００４】一般的に代表的な入力装置は入力情報を受
ける構造、入力情報の電気的表現を発生するための構造
（一般に電気的）および入力装置と制御ユニットの主プ
ロセッサとの間で情報を交換するための通信プロトコル
を含む通信インターフェースを有する。キーボードの場
合には、入力情報を受ける構造はユーザが作動させるこ
とで所望の文書等を発生するキーを含む。スキャナの場
合には光ビームが入力文書またはコードをスキャンして
電気的な画像を発生し、それがマスタユニットに送られ
て処理される。

【０００５】例えば米国特許第４６１７５５４号明細書
には、キーボードプロセッサがキーをスキャンしてどの
キーが押されたかを検知し、押されたキーを表わす文字
コードを発生しそしてそのコードをマスタＣＰＵに送り
処理するようになった多キー電子キーボードが示され
る。

【０００６】米国特許第４７０６０６８号明細書にはキ
ーボードとその端末との間で通信を行うインターフェー
ス構造が示されている。この構造は端末内のマイクロプ
ロセッサと、キーボードにおける４線式インターフェー
スと、キーボードと端末を相互に接続する４本の線とを
有する。端末とキーボード間で交換される信号はキーボ
ード初期化信号、キーボードインクレメント(incremen
t）信号よびデータ信号を含む。この初期化信号とイン
クレメント信号は端末から送られてキーボードにデータ
ラインを介してデータを送らせる。

【０００７】米国特許第４７６６４１８号明細書は、
「クワーテイ(Qwerty)」セクションのキーが第１マイク
ロコンピュータ制御回路でスキャンされそしてシステム
選択セクションのキーが第２マイクロコンピュータ制御
回路によりスキャンされるようになったキーボードを示
している。第１マイクロプロセッサが押された「クワー
テイ」キーを表わすコード化データを第２マイクロプロ
セッサに送り、この第２マイクロプロセッサがそのコー
ド化データを端末に送る。第２マイクロプロセッサも押
されたシステム選択キーを表わすコード化データを端末
に送る。データバス、割り込みラインおよび制御バスが
これら二つのプロセッサを相互に接続する。更に、複数
の制御ラインが第２マイクロコンピュータを「汎用非同
期受信および送信装置」（ＵＡＲＴ）に相互接続し、こ
のＵＡＲＴがキーボードを端末に相互接続する。

【０００８】「ＲＳ２３２」インターフェースもプロセ
ッサ間通信に用いられる技術として周知である。ＲＳ２
３２インターフェースはシリアルインターフェースであ
る。しかしながら、このインターフェースは通信ライン
にデータを送る前に通信装置間での複数のハンドシェー
ク信号の交換を必要とする。複数の相互接続制御ライン
がこのハンドシェーク信号の送信に必要である。

【０００９】

【発明が解決しようとする課題】これら従来の装置およ
び技術はその目的において十分なものであるが、夫々は
いくつかの点で欠点を有する。欠点の主な面はコントロ
ーラ自体であり、そしてマイクロプロセッサ間での情報
交換に用いられる通信方法である。通信方法に関しては
ハンドシェークを送るための制御ラインを与えるには比
較的多数のポートまたはピンが必要である。これによ
り、コントローラが限られた数のＩ／Ｏピンをもつマイ
クロプロセッサである場合には不必要な困難が生じる。
更に、ハンドシェークルーチンは不必要なオーバヘッド
を生じさせ、システムスループットを低下させる。コン
トローラはそのその端末マイクロプロセッサとの通信の
ための面倒なワイヤインターフェースを含み、あるいは
マイクロプセッサがキーボード内であってもその有効性
は面倒な通信プロトコルのために低下する。

【００１０】それ故、本発明の目的はより効率の高いＩ
／Ｏ装置コントローラを提供することである。本発明の
他の目的はプロセッサ間通信のための改善された、より
効率の高い通信インターフェースを提供することであ
る。本発明の更に他の目的はプロセッサ間通信用の効率
のよいプロトコルと技術を提供することである。

【００１１】

【発明の概要】コントローラは共用データラインと２本
の単信単方向性クロックラインにより相互接続された２
個のマイクロプロセッサ（ＡとＢ）を含む。夫々のマイ
クロプロセッサは両者がデータラインを含むシリアルデ
ータを送れるようにするプログラムを実行する。これら
プログラムはデータラインの同時使用を要求するプロセ
ッサ間の争いを解決し受信データの肯定応答をもどすル
ーチンを与える。通信プロトコルはマイクロプロセッサ
ＡがＢと通信したいとき、Ａが通常高であるデータライ
ンを低にするようなものである。マイクロプロセッサＢ
はこの低データラインを検出し、そしてそれをＡが送信
状態にあることを示す表示と解釈する。Ｂが受信状態と
なると、ＢはＢのクロックライン（ＢＣＬＫ）を低にす
る。ＡはこのときＡのクロックライン（ＡＣＬＫ）を低
としてスタートビットが有効なことを示す。ＢはＢＣＬ
Ｋを高としてこのスタートビットの受信を応答する。Ａ
はＡＣＬＫを高にし、そしてＢのデータ要求を待つ。Ｂ
はデータ受け入れ準備の完了したときＢＣＬＫを低下す
る。次にＡは第１データビットをデータラインに置き、
そしてＡＣＬＫを低とする。Ｂはそのデータビットを受
けてＢＣＬＫを高にする。ＡはＡＣＬＫを高にする。Ｂ
が他のビットについての用意が出来たときＢはＢＣＬＫ
を低にしてデータ要求を示す。Ａはデータをデータライ
ンに置き、ＡＣＬＫを低にする。Ｂはそのデータを受け
てＢＣＬＫを高にする。ＡはＡＣＬＫを高にする。この
プロセスは最後のデータビット（ｎ）が受信されるまで
続く。

【００１２】ＡからＢにデータが送られてしまうと、Ａ
はそのデータラインを解放する。これは、肯定受信応答
をＢに送らせるためである。ＢはパリティまたはＣＲＣ
のような適当な検査法を用いて受信データを処理する。
Ｂはデータラインに良（低）または悪（高）状態を置
き、ＢＣＬＫを低にする。Ａはこのデータを受けてＡＣ
ＬＫを低にする。ＢはＢＣＬＫを高とし、データライン
を解放する。ＡはＡＣＬＫを高にする。受信側Ｂが同期
を失うと、ＢＣＬＫを低とせずに他のビットを要求する
かあるいはデータラインを「良」受信応答に低下させな
いことになる。いずれの場合もＡにエラーを示すことに
なる。

【００１３】ＢからＡにデータを送るときには同一のク
ロックタイミングが用いられる。Ｂはデータラインを検
査して、それが高（Ａが送信を要求していない）となる
ようにしそしてＢＣＬＫを低にする。Ａは低ＢＣＬＫを
検出してそれをＢからの送信準備の完了の表示と解釈す
る。Ａが受信しうるときにはＡがＡＣＬＫを低としてス
タートビットの受信を示す。ＢはＢＣＬＫを高にする。
ＡはＡＣＬＫを高にする。Ｂはデータラインに第１デー
タビットを置き、ＢＣＬＫを低にする。Ａはこの低ＢＣ
ＬＫを検出してデータビットを読取る。データが受信さ
れてしまうとＡはＡＣＬＫを低にする。ＢはＢＣＬＫを
高にする。ＡはＡＣＬＫを高にする。このプロセスは最
後のビットが送られてしまうまで続く。Ｂはそのデータ
ラインを解放し、ＢＣＬＫを低にする。これはＡに対し
肯定受信応答を出すようにさせるものである。Ａは良
（低）または悪（高）の表示をデータラインに置き、Ａ
ＣＬＫを低にする。Ｂはこの肯定応答を受けてＢＣＬＫ
を高にする。Ａこのデータラインを解放し、ＡＣＬＫを
高にする。

【００１４】これら２つのマイクロプロセッサが一つの
共用資源（データライン）を争うときには一方が高い優
先度を有することになる。この通信アーキテクチャはＡ
に優先権を与えるようになっている。ＡとＢが共に同時
にデータを送ろうとする場合にはＡはデータラインを低
にしＢはＢＣＬＫを低にする。これはデータを要求する
Ｂからの応答としてＡが解釈する。ＡはＡＣＬＫを低に
する。Ｂはこの低データラインを投出してそれをＡから
のスタートビットと認識する。それ故、Ｂはデータを送
らずに受信を行うことになる。

【００１５】

【実施例】ここに述べる発明は異なるタイプのコンピュ
ータのＩ／Ｏ装置に使用出来る。キーボードでこれは良
好に動作しそしてそれ故それについて説明する。しかし
ながら、これは本発明の範囲を限定するものではなく、
ここに述べる発明に小さい変更を加えて他のタイプのＩ
／Ｏ装置および通信回路網にそれを用いることは当業者
には容易である。

【００１６】図１は本発明を含むキーボードのブロック
図である。このキーボードはＭＰＢで示すマイクロプロ
セッサＢに通信ライン１２を介して相互に接続されるキ
ースイッチマトリクスアレイ１０を含む。ＭＰＢは適正
な通信ラインを介して、キーボードの状態を示すＬＥＤ
群、スピーカ（ＳＰＫＲ）、および一般に店頭の端末で
ある管理プログラムキーロックに接続される。ＭＰＢは
インターフェース通信手段１４（後述する）を介してマ
イクロプロセッサＡ（ＭＰＡ）に接続される。ＭＰＡは
双方向通信ライン１６を介して磁気ストライプリーダ
（ＭＳＲ）に接続される。この磁気ストライプリーダは
磁気コードを有するカードをスキャンし、コード化信号
を発生し、この信号が通信ライン１６を介してＭＰＡに
送られて処理される。ＭＰＡは通信ライン１８により直
列Ｉ／Ｏ（ＳＩ／Ｏ）トランシーバ（ＸＣＶＲ）に接続
され、このトランシーバは直列Ｉ／Ｏケーブル２０によ
り端末装置（図示せず）に接続される。この端末はＳＩ
／Ｏケーブル２０′によりＭＰＡにも接続される。直列
Ｉ／Ｏトランシーバ１９は市販のものがあり、ＳＩ／Ｏ
ケーブル２０から直列データを受けるための受信器をＳ
Ｉ／Ｏケーブル２０を介して端末にデータを送るための
送信器を含む。直列Ｉ／Ｏトランシーバは周知のもので
あるからその詳細は述べない。ＭＰＡと端末の間に直列
Ｉ／Ｏトランシーバを置き、端末とＭＰＡの間にＳＩ／
Ｏケーブル２０′を置くことにより、キーボードは夫々
が異なるタイプのキーボード通信プロトコルを支援する
端末の異なるポートに接続することができる。

【００１７】ＭＰＡとＭＰＢは市販のマイクロプロセッ
サである。一実施例にはインテル８０５２マイクロプロ
セッサが用いられた。これらマイクロプロセッサは内部
ＲＡＭを有し、そして或る一般的な機能を行わせるため
のプログラムを夫々のＲＯＳに予め記憶される。各プロ
セッサの命令セットを用いて付加的なオペレーティング
プログラムを書込むことにより、これらマイクロプロセ
ッサは後述するように動作してキーボードおよび他のＩ
／Ｏ装置で使用しうるすぐれたコントローラを与えるよ
うにされる。本発明の一実施例はＭＰＡはマスタプロセ
ッサである。これは端末への通信を制御し、ＭＳＲの読
取りとデコードを扱いそしてスレーブプロセッサとして
動作するＭＰＢとの通信を制御する。他方ＭＰＢはキー
スイッチマトリクスアレイ１０をスキャンし、スイッチ
デバウンシング（debouncing）を管理し、コード発生、
ロールオーバ処理、連続作動（typeamatic）処理、ファ
ットフィンガー（fat finger）処理、インジケータＬＥ
Ｄ処理、スピーカ処理、管理キーロック処理、マスタプ
ロセッサ（ＭＰＡ）との通信をスキャンする。ＭＰＡを
マスタとしＭＰＢをスレーブとすることは説明の便宜上
であり、本発明を制限するものではない。

【００１８】図２は本発明によるコントローラの詳細ブ
ロック図である。このコントローラは伝送通信手段１４
（後述）により相互接続されたＭＰＡとＭＰＢを含む。
ＭＰＡは双方向データポート２２、単方向のデータポー
ト２４および単方向データポート２６を含む。双方向デ
ータポート２２はデータを双方向に伝送し、単方向制御
ポート２４はデータを一つの方向へ送信し、単方向制御
ポート２６はデータを受信する。双方向データポート２
２、単方向制御ポート２４と２６は回路構成２８、２
８′、２８″によりＣＰＵＡのバスＡに接続される。

【００１９】回路構成２８、２８′、２８″の構造と形
状は同一であるから、その内の２８のみを説明する。他
の回路２８′、２８″の機能は回路２８と同じである。
回路２８は双方向データポート２２をＣＰＵＡのバス
Ａに接続する。回路２８はトランスミッタ（Ｔ）と、ド
ットＯＲ処理され（dot ORed）そして抵抗（Ｒ）により
＋５ボルトレベルに接続されるレシーバ（ＲＣＶ）を含
む。このレシーバの出力はバッファ手段３０に接続され
る。同様にトランスミッタ（Ｔ）への入力はバッファ手
段３２に接続される。トランスミッタ（Ｔ）とレシーバ
（ＲＣＶ）は市販のものであり、詳細は述べない。ＣＰ
ＵＡが双方向ポート２２にデータを送る場合には、そ
の情報がバスＡを介してバッファ３２に置かれそして双
方向ポート２２により送られる。同様にＣＰＵＡがデ
ータを受けるときはそのデータが双方向ポート２２に送
られ、レシーバを介してバッファ３０に入り、そしてバ
スＡを介してＣＰＵＡに入る。ＣＰＵＡを管理する
ためのプログラムは後述する。この構成により、ＣＰＵ
Ａが双方向ポート２２または他のポートのいずれにも
データを送らないときには、それが抵抗Ｒにより正の電
圧レベルとなっているためそれらポートは高となる。単
方向制御ポート２４についてはレシーバに接続するバッ
ファはＣＰＵＡにより読取られない。このように、Ｍ
ＰＡから送られる情報のみが単方向ポート２４に生じ
る。同様に単方向ポート２６ではレシーバに接続される
バッファのみが用いられる。しかしながら、単方向ポー
ト２４と２６はライン（後述）が夫々のマイクロプロセ
ッサにより活性化されないときに高となる。

【００２０】更に図２において、マイクロプロセッサＢ
（ＭＰＢ）はＭＰＡと同様の構成を有する。この場合、
ＭＰＢの機能的成分のみが識別される。これら機能的成
分は前述のＭＰＡにおける同様の機能成分と全く同じに
動作する。このため、ＭＰＢは双方向データポート３
４、単方向制御ポート３６と３８を含む。ポート３４、
３６、３８の夫々は回路構成４０、４０′、４０″によ
りＣＰＵＢのバスＢに接続される。ＭＰＢにおけるこ
れらポートおよび回路構成の構造と動作はＭＰＡ内の前
述と成分と同様である。それ故、ＭＰＢにおけるそれら
エレメントの詳細は述べない。ここでは回路構成４０、
４０′、４０″はＣＰＵＢ内のプログラムが夫々のポ
ートの一つに信号を与えないときにポート３４、３６、
３８を高にすることだけ述べれば充分である。そのポー
トに適当な信号が与えられると、そのポートは低状態に
強制される。ここでいう「高」とはそのポートに正電圧
がかかることである。同様に「低」とはそれが０に近く
なることである。

【００２１】図２において、ＭＰＡ、ＭＰＢは双方向デ
ータライン４２により双方向データポート２２と３４で
相互に接続される。単方向制御ポート２４、３６はＡク
ロックとされる単方向ラインにより相互接続される。こ
のライン上の矢印は制御情報の流れの方向を示す。要す
るに、ＡのみがＡクロックラインに情報（クロックパル
ス）を置くことが出来る。同様に単方向制御ポート２６
はＢクロックで示す制御通信ラインにより単方向制御ポ
ート３８に相互接続される。ＭＰＢのみがＢクロックで
示すこれら通信ラインに制御情報（Ｂクロック）を置く
ことが出来る。

【００２２】図１２はデータライン４２（図２）で伝送
されるメッセージのフォーマットまたは構造を示す図で
ある。次に述べるようにデータはデータライン４２によ
りＭＰＡとＭＰＢ間で交換され、制御またはクロック情
報は夫々ＡおよびＢクロックラインで交換される。この
メッセージフォーマットはスタート（Ｓ）ビットフィー
ルド、複数のビットを含む情報フィールド、この情報フ
ィールド内のデータの文字を示す状態（ＳＴＡ）ビット
フィールド、および受信した情報の精度を検査するため
のパリテイ（Ｐ）ビットフィールドを含む。ＣＲＣ多項
式をデータの精度の検査のためにＰフィールドで使用さ
れる。

【００２３】ＭＰＡとＭＰＢの間で交換されうる情報に
含まれるものはＭＰＡがＭＰＢに送るべきコマンド、Ｍ
ＰＢがＭＰＡに送りうるスキャンコードバイトおよびＭ
ＰＢからＭＰＡへの状態バイトである。次のテーブルＩ
はこのコマンドバイトの構造を示す。このテーブルはビ
ットとそれがサービスする機能を識別する。パリティビ
ットは８組のコマンドビットとパリティビットの和が１
の奇パリティを有するようにして計算される（奇パリテ
ィ）。スタートビットはこのパリティ計算には含まれな
い。

【００２４】テーブルIIはＭＰＢからＣＰＵＡに送られるスキャン
コードバイト構造を示す。このテーブルはビットと各ビ
ットがサービスする機能を示す。

【００２５】テーブルII ＭＰＢからＭＰＡへのスキャンコードバイトの定義ビット機能１スタートビット（常に＝‘１’）２データ／状態 ‘０’＝データ（スキャンコード）が続く３スキャンコードビット０（ｌｓｂ）４スキャンコードビット１５スキャンコードビット２６スキャンコードビット３７スキャンコードビット４８スキャンコードビット５９スキャンコードビット６１０スキャンコードビット７（ｍｓｂ）１１ “ファットフィンガー”ビット（このスキャンコードと前／後のスキャンコードが“ファットフィンガー（fat-fingered）であったことを示す）１２パリティビット（奇パリティ）テーブルIII はＭＰＢからＭＰＡに送られる状態バイト
構造を示す。このテーブルは各ビットとそれが与える機
能を識別する。

【００２６】テーブル III ＭＰＢからＭＰＡへの状態バイトの定義ビット機能１スタートビット（常に＝‘１’）２データ／状態（Data／status） ‘１’＝ビット３−１０は状態またはスキャンコードでないＥＣレベルである。３状態／ＥＣ（Status／EC） ‘０’＝このメッセージのビット４−１０は次に定義するようにスレーブプロセッサの状態である。 ‘１’＝このメッセージのビット４−１０が次に定義する状態ビットではなくスレーブプロセッサのＥＣレベル（０から１２８）である。４キーボード使用可能状態（Keyboad Enable State） ‘０’＝キーボード使用禁止 ‘１’＝キーボード使用可能５キーロック状態（Key Lock Status ） ‘０’＝キーロックオフ ‘１’＝キーロックオン６トーン状態（Tone Status ） ‘０’＝トーン不活性または進行中 ‘１’＝トーン完了７コマンドアクセプト／リジェクト（Command Accept／Reject） ‘０’＝マスタからの最終コマンドが受信された ‘１’＝マスタからの最終コマンドが認識されなかった（コマンド再送）８（不使用）９（不使用）１０（不使用）１１パリテイビット（奇パリティ）

【００２７】図４、図５はＭＰＡがＭＰＢに送るデータ
を有するときＣＰＵＡで実行されるコンピュータプロ
グラムのフローチャートである。ブロック４４につい
て、ＣＰＵＡはバッファ３２（図２）にビットを置く
ことでデータライン４２を低にする。そしてこのプログ
ラムは決定ブロック４６に入る。ブロック４６でＣＰＵ
ＡはＢクロックラインが低であるかどうかを検査す
る。低でなければプログラムはループに入りそして低と
なればブロック４８においてＣＰＵＡが“Ａ”クロッ
クラインを低にしそしてブロック５０に入る。ブロック
４８がＡクロックラインを低にするプロセッサＡはデー
タライン４２上のデータ（スタートビット）が有効であ
ることを通知する。

【００３０】図４において、ブロック５０でプロセッサ
がＢクロックラインの状態を検査する。その状態が高で
なければプログラムはその状態から高となるまでループ
に入り、高となったときブロック５２に入る。このデー
タラインが高となるとそれはＣＰＵＢがデータライン
４２にあったデータビットを受けたことを示す。ブロッ
ク５２においてプロセッサＡはＡクロックラインを高に
する。これはそのライン上のデータビットが有効でない
ことをプロセッサＢに示すものである。ブロック５０か
らプログラムはブロック５４に移る。ブロック５４でＣ
ＰＵＡは最終データビットが送られたかどうかの検査
を行う。それが最終データビットでないときはブロック
５６に移り、次のビットをデータライン４２に置き、そ
してプログラムはブロック４６に分岐し、上記のプロセ
スを続行する。

【００３１】図４において、最終データビットが送られ
ていれば（ブロック５４）、プログラムはブロック５８
に入りビットチェック情報Ｐが送られたかを検査する。
送られていなければブロック６０でデータラインにチェ
ックビットが置かれ、ブロック４６にもどる。このチェ
ックビットはパリティまたはＣＲＣシーケンスであり、
これは情報と共に送られた受信データの精度を検査する
ために用いられるものである。チェックビットが送られ
ていれば（ブロック５８）プログラムはブロック６２
（図５）に入る。

【００３２】ブロック６２でＡプロセッサはＢクロック
ラインを検査する。このラインが低でなければプログラ
ムはそれが低となるまでループし、決定ブロック６４に
入る。ブロック６２におけるＢクロックラインの状態は
プロセッサＢからの肯定応答（ＡＣＫ）（良いデータ）
またはＮＡＣＫ（悪いデータ）を示す。ブロック６４で
Ａプロセッサはデータビットラインの状態を検査する。
それが低でなければプログラムはブロック６６に入り、
送信データ内のエラーを示すエラーインジケータをセッ
トする。ブロック６４において、データビットが低であ
れば、プログラムはブロック６８に入り、Ａクロックを
低にさせそしてブロック７０に移る。ブロック７０でＡ
マイクロプロセッサのプログラムがＢクロック状態を検
査する。それが高でなければ高となるまでループに入り
ブロック７２に移る。ブロック７２でＣＰＵＡはデー
タビットラインとＡクロックラインを高にしルーチンを
出る。

【００３３】図６，７はＭＰＢが送るべきデータを有す
るときＣＰＵＡで実行されるコンピュータプログラム
のフローチャートである。ブロック７４（図６）におい
て、ＢがＡに送るべきデータを有するとき、ＭＰＢはＢ
クロックラインを低にする。これは信号送信要求を示
す。このプログラムはそのときブロック７６に入り、Ａ
がデータビットを読取り、次いでブロック７８に入る。
ブロック７８でＡはＡクロックを低にすることでそのデ
ータビットの受信を肯定応答してブロック８０に入る。
ブロック８０でＡはＢクロックの状態を検査する。Ｂク
ロックが低であれば、プログラムはそれが高となるまで
ループし、高となればブロック８２に入る。ブロック８
２でＭＰＡはＡクロックを高としてＡがＢからのデータ
の受信可能であることを示し、そしてブロック８４に入
る。ブロック８４でＣＰＵＡがＢクロックの状態を検
査する。それが低でなければプログラムはそれが低とな
るまで、ループする。次にブロック８６に入り、Ａがチ
ェックビットを受信したかどうか検査を行い、受信して
なければループに入り、ブロック７６からのステップの
処理を開始する。

【００３４】チェックビットが受信されていれば（ブロ
ック８６）、ブロック８８でそのチェックビットが十分
かどうかを検査する。十分でなければブロック９０でＣ
ＰＵＡがそのデータラインを高にする。十分であれば
（ブロック８８）、ブロック９２でデータラインを低に
する。次にブロック９４（図７）でＣＰＵＡがＡクロ
ックを低にし、そのラインに置かれた肯定応答ビットが
有効であることを示す。次にブロック９６でＣＰＵＡ
はＢクロックの状態を検査する。それが高でなければ高
となるまでループに入り、高となったときブロック９８
でＣＰＵＡをしてそのデータラインとＡクロックを高
にさせそしてプログラムを出る。

【００３５】図８、９はＢがＭＰＡに送るべきデータを
有するときＣＰＵＢで実行させるコンピュータプログ
ラムのフローチャートである。図８において、Ｂが送る
べきデータを有していれば、Ｂはデータラインの状態を
検査する（ブロック１００）。このデータラインが低で
あればＡが送るべきデータを有していることであるか
ら、プログラムは図１０へ入る（後述）。データライン
が高であればブロック１０２でＣＰＵＢのクロックラ
インを低にする。次にブロック１０４でそのデータライ
ンの状態をチェックする。このデータラインが高でなけ
れば図１０に入る。また高であればブロック１０６でＣ
ＰＵＢがＡクロックの状態を検査する。Ａクロックが
高であればループし、Ａクロックが低とされるまで待機
し、その後ブロック１０８に入る。

【００３６】ブロック１０８でＣＰＵＡに送りたいビ
ットの数についてのビットカウントをプログラムがセッ
トする。次にブロック１１０でＣＰＵＢがＢクロック
を高にしてデータが有効でないことを示し、そしてブロ
ック１１２に入り、そこでＣＰＵＢがＡクロックライ
ンを検査する。このラインが高でなければ高になるまで
待機状態に入り、次にブロック１１４でそのデータのす
べてが送られたかを知るためにこのビットカウントを検
査する。すべてのビットが送られていなければブロック
１１６で送信用の一つのデータビットを動かし、ブロッ
ク１１８に入る。所望のビット数が移されたなら（ブロ
ック１１４）、ブロック１２０で送信用のチェックビッ
ト（パリティ）を移してブロック１１８に入る。ブロッ
ク１１８でＣＰＵＢはＢクロックを低にしてデータが
有効なことを示す。次にブロック１２０でＡクロックの
状態を検査する。Ａクロックが低でなければ低となるま
で待機し、ブロック１２２に入る。ブロック１２２でカ
ウントが０でなければブロック１１０に入り、０であれ
ばブロック１２６（図９）に入る。

【００３７】ブロック１２６（図９）でＭＰＢによりＢ
クロックを高とさせ、そのデータが有効でないことを示
す。次にブロック１２８で送信ポートとデータラインを
解放する。次にブロック１３０でＡクロックラインの状
態を検査する。Ａクロックラインが高でなければ高とな
るまで待機し、次にブロック１３２に移る。ブロック１
３２でＭＰＢがＢクロックを低にする。次にブロック１
３４でＡクロックの状態を検査する。Ａクロックが低で
なければ低となるまで待ち、次にブロック１３６に入
る。ブロック１３６でデータラインを検査する。データ
ラインが低でなければブロック１３８でエラーインジケ
ータをセットする。このデータラインが低であれば（ブ
ロック１３６）、ブロック１４０でＢクロックラインを
高にし、ブロック１４２に入る。ブロック１４２でＡク
ロックを検査する。Ａクロックが高でなければ高となる
まで待ち、そしてプログラムを出る。

【００３８】図１０、１１はＡが送るべきデータを有す
るときＣＰＵＢで実行されるコンピュータプログラム
を示す。図１０において、Ａが送るべきデータを有する
ことがＢがデータラインの変化により決定すると、Ｂは
Ｂクロックラインを低にする（ブロック１４４）。次に
プログラムはブロック１４６に入り、Ａクロックライン
の状態を検査する。Ａクロックラインが低でなければ低
となるまで待ち、そしてブロック１４８に入る。ブロッ
ク１４８でＡから受信するビットの数についてのビット
カウントをセットし、ブロック１５０に入る。ブロック
１５０でＢクロックラインを高にする。次にブロック１
５２でＡクロックラインの状態を検査する。Ａクロック
ラインが高でなければ高となるまで待ち、そしてブロッ
ク１５４に入りＢクロックを低にする。次にブロック１
５６に入りＡクロックの状態を検査する。Ａクロックラ
インが低でなければ低となるまで待ちブロック１５８に
入る。ブロック１５８でこのビットカウントが１である
かどうかを検査する。１でなければブロック１６０に入
りデータビットの受信を続ける。ビットカウントが１で
あればブロック１６２に入り、チェックビットを受信し
たかにつき検査し、ブロック１６４に入る。ブロック１
６４でＣＰＵＢのプログラムがそのビットカウントを
減算し、そしてブロック１６６でビットカウントが０か
どうかを検査する。０でなければブロック１５０にもど
り、上述のステップを実行する。

【００３９】ビットカウントが０であれば（ブロック１
６６）、ブロック１６８でＢクロックを高にし、ブロッ
ク１７０に入る。ブロック１７０でＡクロックの状態を
検査し、高でなければ高となるまで待ち、そしてブロッ
ク１７２に入る（図１１）。ブロック１７２（図１１）
でパリテイを検査する。パリテイが受信データ内のエラ
ーを示すならば、ブロック１７４でデータラインを高に
し、ブロック１７６に入る。パリテイがＯＫであれば
（ブロック１７２）、ブロック１７８でデータラインを
低にし、ブロック１７６に入る。ブロック１７６でＢク
ロックを低にし、ブロック１７８にもどる。ブロック１
７８でＡクロックを検査する。Ａクロックが低でなけれ
ば低となるまで待ち、ブロック１８０でＢクロックを高
にし、ブロック１８２に入る。ブロック１８２でデータ
ラインを解放し、ブロック１８４に入る。ブロック１８
４でＡクロックの状態を検査する。Ａクロックが高でな
ければ高となるまでループし、プログラムを出る。

【００４０】図３（ａ）、３（ｂ）、３（ｃ）は通信ラ
インとクロックラインにおけるプルトコルまたはアーキ
テクチャのオペレーションの理解を容易にするためのタ
イミング図である。図３（ａ）はＡがＢにデータを送信
しているときのタイミングであり、図３（ｂ）はＢがＡ
に送信中のタイミング、図３（ｃ）はデータラインにつ
いての争いを解決する際に用いられるタイミングを夫々
示す。

【００４１】両プロセッサが同時にデータラインを使用
しようとするときに競合が生じる。図３（ａ）、３
（ｂ）、３（ｃ）において、ＭＰＡが送信しようとする
とき、ＭＰＡはＭＰＢが送信しようとしているかどうか
をみるためにＢクロックラインを検査する。Ｂクロック
ラインが高（Ｂが送信しようとしていない）であれば、
ＣＰＵＡはデータラインを低にする。ＭＰＢはこの低
となったデータラインを検出する。これはＭＰＡが送信
しようとしていることを示す。ＣＰＵＢが受信しよう
とするときＣＰＵＢはＢクロックを低にする。ＣＰＵ
ＡはこのときＡクロックラインを低にし、スタートビ
ットの有効なことを示す。次にＣＰＵＢがＢクロック
を高とし、スタートビット（０）の受信を肯定応答す
る。ＣＰＵＡはＡクロックを高とし、ＣＰＵＢのデ
ータ要求を待つ。ＣＰＵＢは用意が出来たときＢクロ
ックを低にする。このときＣＰＵＡはデータビットを
データラインに置き、Ａクロックを低にする、ＣＰＵ
Ｂはこのデータビットを受信し、Ｂクロックを高にす
る。ＣＰＵＡはＡクロックを高にする。ＣＰＵＢが
他のビットの受信を用意するときＣＰＵＢはＢブロッ
クを低にし、データ要求をしめす。ＣＰＵＡはデータ
ラインにデータを置き、Ａクロックを低にする。ＣＰＵ
Ｂはこのデータを受信し、Ｂクロックを高にする。Ｃ
ＰＵＡはＡクロックを高にする。このプロセッサは最
後のデータビット（ｎ）が受信されるまで続く。

【００４２】データがＣＰＵＡからＣＰＵＢに送ら
れた後に本発明のアーキテクチャはＣＰＵＢにそのデ
ータの受信を肯定応答する手段を与える。ＣＰＵＡは
データラインを解放してこのプロセスを開始する。これ
はＣＰＵＢに肯定応答を送らせるようにするものであ
る。ＣＰＵＢは受信データをパリテイあるいはＣＲＣ
のような適当なチェック法を用いて処理する。ＣＰＵ
Ｂはデータライン上に良い状態（低）または悪い状態
（高）を置き、Ｂクロックを低にする。ＣＰＵＡはデー
タを受信し、Ａクロックを低にする。ＣＰＵＢはＢク
ロックを高にし、データラインを解放する。ＣＰＵＡ
がＡクロックを高にしたときデータ転送シーケンスが終
了する．ここにおいて、良い（低）は、データが良けれ
ば受信側マイクロプロセッサがデータラインを低にする
（すなわち、データラインにほぼ０の信号を置く）こと
を意味する。同様にデータが悪ければ正の信号がデータ
ラインを置かれる。

【００４３】Ｂにおけるレシーバが同期を失なうと、Ｃ
ＰＵＡはこれを二つの形で検出する。ＣＰＵＢがビ
ットを失なったとするとＣＰＵＢはＢクロックを低と
して他のビットを要求する。しかしながら、データライ
ンは高であって悪い受信を示すことになる。ＣＰＵＢ
が別のビットを受信したとすると、Ｂクロックを低にせ
ず肯定応答を示すことになる。いずれもＣＰＵＡにエ
ラーを示すことになる。

【００４４】ＭＰＢからＭＰＡへデータを送るとき、こ
れらクロックタイミングが用いられる。しかしながら、
データライン上の信号は異る。ＣＰＵＢは、データラ
インが高（ＣＰＵＡが送信を要求していない）である
ことを保証するために検査し、そしてＢクロックを低に
する。ＣＰＵＡは低Ｂクロックを検出し、それをＢか
らの送信用意として解釈する。ＣＰＵＡが受信可能と
なればＣＰＵＡはＡクロックを低としてＡビット
（“１”）の受信を示す。ＣＰＵＢはスタートビット
が“１”であることを検査してＢクロックを高にする。
ＣＰＵＡはこのときＡクロックを高にする。ＣＰＵ
Ｂは第１データビットをデータラインに置き、Ｂクロッ
クを低にする。ＣＰＵＡは低Ｂクロックを検出してデ
ータビットを受取る。データが受信されてしまうと、Ｃ
ＰＵＡはＡクロックを低にする。ＣＰＵＢはＢクロ
ックを高にしてＡがＡクロックを高にする。このプロセ
スは最終ビットが送られてしまうまで続く。ＣＰＵＢ
はデータラインを解放し、Ｂクロックを低にする。これ
はＣＰＵＡに肯定応答を送らせるものである。ＣＰＵ
Ａは良（低）または悪（高）表示をデータラインに置
き、Ａクロックを低にする。ＣＰＵＢはこの応答を受
信しＢクロックを高にする。ＣＰＵＡはデータライン
を解放する。このデータ転送シーケンスはＣＰＵＡが
Ａクロックを高にしたとき終了する。

【００４５】受信側ＣＰＵＡが同期を失うとＣＰＵ
Ｂはそれを二つの方法で検出する。ＣＰＵＡが一つの
ビットを失ったとするとＣＰＵＡはＡクロックを低に
して他のビットを要求することになる。しかしながら、
データラインは高となり悪い受信を示すことになる。Ｃ
ＰＵＡが別のビットを受信したとすると、それはクロ
ックＡを低にせず、肯定応答を示す。いずれもＢにエラ
ーを示す。

【００４６】

【発明の効果】本発明によれば、より効率の高いＩ／Ｏ
装置コントローラを得ることができる。

【図面の簡単な説明】

【図１】キーボードと本発明による改善されたコントロ
ーラのブロック図。

【図２】コントローラと相互接続インターフェースの詳
細ブロック図。

【図３】インターフェースラインの電気的状態を示すタ
イミング図。

【図４】一方のマイクロプロセッサがデータを送るとき
そのマイクロプロセッサで実行されるプログラムのフロ
ーチャート。

【図５】一方のマイクロプロセッサがデータを送るとき
そのマイクロプロセッサで実行されるプログラムのフロ
ーチャート。

【図６】一方のマイクロコンピュータが他方のマイクロ
プロセッサからデータを受信するときその一方のマイク
ロプロセッサで実行されるプログラムのフローチャー
ト。

【図７】一方のマイクロコンピュータが他方のマイクロ
プロセッサからデータを受信するときその一方のマイク
ロプロセッサで実行されるプログラムのフローチャー
ト。

【図８】他方のマイクロプロセッサがデータを送信する
ときそのマイクロプロセッサで実行されるプログラムの
フローチャート。

【図９】他方のマイクロプロセッサがデータを送信する
ときそのマイクロプロセッサで実行されるプログラムの
フローチャート。

【図１０】他方のマイクロプロセッサがデータを受信す
るときそのマイクロプロセッサで実行されるプログラム
のフローチャート。

【図１１】他方のマイクロプロセッサがデータを受信す
るときそのマイクロプロセッサで実行されるプログラム
のフローチャート。

【図１２】メッセージフォーマットを示す図。

【符号の説明】

１０キースイッチマトリクスアレイ１４インターフェース通信手段１６双方向通信ライン１８通信ライン１９Ｉ／Ｏトランシーバ２０Ｉ／Ｏケーブル２２，３４双方向データポート２４，２６，３６，３８単方向制御ポートＭＰＡ，ＭＰＢマイクロプロセッサＴトランジスタＲＣＶレシーバ３０，３２バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウェイン、ロジャー、ハカビーアメリカ合衆国ノースカロライナ州、ローリー、チャウンシー、ドライブ、6720

Claims

【特許請求の範囲】

【請求項１】多キー電子キーボード上のキーをスキャン
し、押されたキーを表わすコード化信号を発生するよう
に動作的に接続され、第１双方向のデータポート、第１
単方向信号ポートおよび第２単方向信号ポートを有する
第１マイクロプロセッサと、第２双方向データポート、第３単方向信号ポートおよび
第４単方向信号ポートを有する第２マイクロプロセッサ
と、前記第１双方向データポートと前記第２双方向データポ
ートを相互接続して双方向的にデータを伝送するための
伝送データラインと、前記第１単方向信号ポートと前記第２単方向信号ポート
を相互接続して単方向的に制御信号を伝送するための伝
送制御ラインと、前記第３単方向信号ポートと前記第２単方向信号ポート
を相互接続して単方向的に制御信号を伝送するための伝
送制御ラインと、前記マイクロプロセッサの夫々にあってプロセッサ間相
互接続ラインを所定の電圧信号レベルに動作的に結合す
る回路手段と、前記マイクロプロセッサの夫々にあって前記プロセッサ
間相互接続ラインの夫々に動作的に結合され、送信側プ
ロセッサをして受信側プロセッサの前記伝送制御ライン
の電気的状態をサンプリングしてそれが前記所定の電圧
信号レベルの内の一つであるとき前記伝送データライン
にデータビットを送らせるようにする手段と、を備えて
いる、多キー電子キーボードに用いるためのコントロー
ラ。
【請求項２】前記手段は前記受信側マイクロプロセッサ
をして前記データライン上の一つのビットが受信された
ことおよび他のビットの受信が可能であることを示す所
定のパルスパターンでその伝送制御ラインを附勢させる
請求項１記載のコントローラ。
【請求項３】前記手段は前記送信側マイクロプロセッサ
をして、その伝送制御ライン上の前記所定のパルスパタ
ーンと同じであるがオフセットしたパルスシーケンスで
その伝送制御ラインを附勢させる請求項２記載のコント
ローラ。
【請求項４】前記回路手段は、前記電圧源に接続される抵抗手段と、夫々のラインをマイクロプロセッサ内の送信パスと受信
パスに接続されるドットＯＲ回路相互接続手段と、を備
えている請求項１記載のコントローラ。
【請求項５】前記所定の電圧信号レベルは５ボルトにセ
ットされる請求項１記載のコントローラ。
【請求項６】複数のマイクロプロセッサを相互接続し、
データを双方向的に伝送する双方向通信データライン
と、前記マイクロプロセッサを単方向的に相互接続して制御
情報を単方向的に伝送するための第１単信制御ライン
と、前記マイクロプロセッサを相互接続する単一方向に制御
情報を伝送するための第２単信制御ラインと、各マイクロプロセッサ内にあって各相互接続ラインに動
作的に接続され、他方のマイクロプロセッサとの通信を
希望する一つのマイクロプロセッサをして前記他方のマ
イクロプロセッサの単信制御ライン上の電気信号をサン
プリングさせ、そしてその信号が第１電気状態のとき前
記双方向通信号データラインを低とさせてその低とされ
た双方向通信データラインを検知する前記他方のマイク
ロプロセッサにその単信制御ライン上の電気信号を前記
第１電気状態とは逆の電気状態にさせ、そして前記他の
マイクロプロセッサの単信制御ライン上の信号状態の変
化を検知する前記一方のマイクロプロセッサにその単信
制御ライン上の電気状態を低にさせて前記双方向データ
ライン上にスタートビットを示させる手段と、を備えて
いる、プロセッサ間通信用の通信インターフェース。
【請求項７】前記第１電気状態は正電圧レベルである請
求項６記載のインターフェース。
【請求項８】前記手段は更に所定の電気パルスパターン
を前記マイクロプロセッサおよび前記他のマイクロプロ
セッサの単信制御ラインに出力させるようになってお
り、前記所定の電気パルスパターンが送信側マイクロプ
ロセッサに、一つのビットが受信されていることを示
し、そして受信側マイクロプロセッサに、そのビットが
有効であることを示す請求項７記載のインターフェー
ス。
【請求項９】(a) プロセッサの内の少なくとも２個の
プロセッサを、いずれか一方によりデータの伝送のため
に用いられる双方向通信リンク、前記プロセッサの内の
１個により制御信号の伝送のために用いられる第１の単
方向通信リンク、および他方のプロセッサにより制御信
号を伝送するために用いられる第２単方向通信リンクに
より相互接続する段階と、 (b) 一方のプロセッサが他方のプロセッサにデータを
送ろうとするとき、(i) 前記他方のプロセッサの前記
単方向性通信リンクが第１の所定の電気状態にセットさ
れているかどうかについて検査する段階と、(ii) 前記
他方のプロセッサの前記単方向性通信リンクが前記第１
の所定の電気状態にセットされていれば前記双方向通信
リンクを低にする段階と、 (c) 低とされた双方向通信リンクを検出すると前記他
方のプロセッサにその単方向通信リンクを低にさせてデ
ータ受信可能であることを示させる段階と、 (d) 前記他方のプロセッサがその単方向通信リンクを低
にしたことを検知すると、前記プロセッサにその単方向
通信リンクを低にさせて有効スタートビットを示させる
段階と、 (e) そのとき前記他方のプロセッサに前記段階(c) で
低とされたその単方向通信リンクを高にさせて前記スタ
ートビットの受信を示させる段階と、 (f) 前記プロセッサに前記段階(d) で低とされたその単
方向性通信リンクを高にさせ、そして前記他のプロセッ
サのデータ要求を待つ段階と、を備えている、複数の相
互接続されたプロセッサ間でのデータ伝送を制御する方
法。