JP2526009B2 - 非同期全二重通信方法 - Google Patents

非同期全二重通信方法

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JP2526009B2 JP5082097A JP8209793A JP2526009B2 JP 2526009 B2 JP2526009 B2 JP 2526009B2 JP 5082097 A JP5082097 A JP 5082097A JP 8209793 A JP8209793 A JP 8209793A JP 2526009 B2 JP2526009 B2 JP 2526009B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は概してディジタル通信に
関し、特に、コンピュータが物理的リンクによって連続
して接続されるが通信間で独立して作動するような少な
くとも2台のコンピュータの間の非同期通信に関する。
本発明は、コンピュータ制御式製造プロセス及びツール
(器具)に特に適用される。プロセス制御環境におい
て、メインコンピュータはさまざまなタイプの周辺機器
とインタフェースすることによって一連のタスクを調整
する。これらの周辺機器は、メインコンピュータによっ
て直接制御されるか、スレーブコンピュータによって間
接制御される入力(例えば、圧力センサー又は近接セン
サー)又は出力(例えば、アクチュエーター又はモータ
ー)であってもよい。メインコンピュータが少なくとも
1台のスレーブコンピュータと非同期通信する分散シス
テムの場合、最も一般的なインタフェースはRS−23
2−C直列入出力(I/O)規格である。
【0002】
【従来の技術】ディジタル通信のための工業規格を設定
するのに重要な多数の規格機関がある。機関として、電
子工業会(EIA)及び国際標準化機構(ISO)があ
る。EIAは、コンピュータとさまざまな周辺機器との
間の接続の電気特性を管理するRS−232−C等の規
格を発表している。RS−232接続は標準的な直列入
出力(I/O)接続であり、この接続に使用されるコネ
クタはDB−25コネクタで、DB−25コネクタの設
計はISO文書2113によって制御されている。
【0003】RS−232規格には、半二重と全二重の
2つのタイプの通信がある。半二重通信では、データの
ブロックが双方向に伝送されることが可能だが、一度に
一方向のみである。DTE(データ端末装置)とDCE
(データ通信機器)の間の半二重通信のための従来から
のハードウェアハンドシェーキング(初期接続手順)は
以下の通りである。 1.DTEプロセッサがデータ端末レディ(DTR)ラ
インを上げることによって接触を開始する。 2.DCEプロセッサがデータセットレディ(DSR)
ラインを上げることによって応答する。 3.DTEプロセッサが送信要求(RTS)ラインを上
げることによって続ける。 4.DCEプロセッサが送信可(CTS)ラインを上げ
ることによって応答する。 5.DTEからDCEへのデータ伝送が開始する。 前述のプロトコルはハードウェア「ハンドシェーキン
グ」の一例である。ハードウェアハンドシェーキングに
加えて、さまざまなプロトコルがデータストリングに組
み込まれてデータの保全性を提供する。プロトコルの例
として、パリティ、チェックサム、バイトカウント及び
フレーム指示文字がある。
【0004】全二重通信では、データのブロックは同時
に双方向に伝送されることが可能である。これら双方向
チャネルは、より効率的なインタフェースへと導くRT
S/CTSハンドシェーキングを必要としない。干渉を
防ぐために必要な周波数分割多重方式(FDM)の複雑
さが不利な点となる。
【0005】工業規格であるRS−232ハンドシェー
キングプロトコルが殆どのコンピュータ通信で適切に作
動するが、このプロトコルをコンピュータ制御式製造環
境で適用すると問題となる。より具体的には、一連の複
雑な動作を実行する製造器具が複数のマイクロコンピュ
ータによって効果的に制御されることによって、ツール
を各々がマイクロコンピュータの内の1つによって制御
されるあまり複雑でない複数の「サブツール」に分割す
る。しかしながら、マイクロコンピュータは、一般的
に、限定された数より多くのタスクを実行するための十
分な容量がなく、いずれにせよ、動作の順序は設計され
たとおりに実行されるよう調整されなければならない。
幾つかのマイクロコンピュータを調整するタスクは、通
常、メインコンピュータに割当てられる。
【0006】従って、メインコンピュータがツールの順
序を制御する一方、マイクロコンピュータが運動制御等
の特定のタスクを管理する。この構成には、コマンド通
信及び状況通信の2つのタイプの通信がある。メインコ
ンピュータがツール動作を開始するためマイクロコンピ
ュータにタスク又はコマンドを伝達するとき、メインコ
ンピュータをマスターとし、マイクロコンピュータをス
レーブとする。他方、マイクロコンピュータはタスク又
はコマンドを終了すると、マイクロコンピュータの進行
を更新するためメインコンピュータとの通信を開始す
る。この場合、マイクロコンピュータをマスターとし、
メインコンピュータをスレーブとする。
【0007】メインコンピュータ及びマイクロコンピュ
ータはケーブルリンクを介して物理的に接続されたまま
だが、通信間では独立して作動する。この例より、個々
のコンピュータはマスターからスレーブに変化すること
がわかる。この各コンピュータの状況変化は、EIA工
業規格ハードウェアRS−232ハンドシェーキングプ
ロトコルの使用を妨げている。
【0008】
【発明が解決しようとする課題】従って、本発明の目的
は、通信の性質及び方向に応じて、コンピュータにマス
ターの役割又はスレーブの役割を引き受けさせるプロト
コルの下で、非同期通信がコンピュータの内の任意の1
つによって開始される場合を除き、コンピュータが独立
して作動するのを可能にするようなコンピュータ間の直
列通信リンクを提供することである。
【0009】
【課題を解決するための手段と作用】本発明の一態様
は、個々の直列通信リンクを介して接続される少なくと
も2台のコンピュータの間の非同期全二重通信の方法で
あって、チャネルを介して第1コンピュータから第2コ
ンピュータにデータストリングを伝送することによって
前記少なくとも2台のコンピュータの各々の相対読み出
し/書き込みサイクル時間を測定し、第2コンピュータ
によって前記チャネルを介して確認で応答し、第1コン
ピュータが確認を見るかどうかを決定し、データストリ
ングを第2コンピュータから第1コンピュータに伝送す
ることによってプロセスを繰り返し、第1コンピュータ
によって確認で応答するステップと、必要に応じて、前
記少なくとも2台のコンピュータが、データストリング
が前記チャネルを介して伝送されたコンピュータからの
確認を見ることを可能にするため、データストリングを
受信して確認で応答する間の時間にソフトウェアドエル
時間の形式で遅延を加えるステップと、から成る。
【0010】本発明に従って、通信の性質及び方向に応
じて、コンピュータ間でマスターの役割とスレーブの役
割に切り替えられるのを可能にするソフトウェア非同期
通信プロトコルが提供される。コンピュータの書き込み
/読み出し(WRITE/READ)サイクルの差によってコンピュ
ータ間に伝送されるビットストリングの打切りを避ける
ため、ソフトウェアはシステムにおいて最も速度の遅い
コンピュータに適応するためのドエル(dwell) を組み込
んでいる。
【0011】
【実施例】本発明は、メインコンピュータが複数のマイ
クロコンピュータと通信するプロセス制御のフィールド
において特定の実施例を用いて説明される。メインコン
ピュータはマイクロコンピュータの各々に少なくとも1
つのコマンドを伝送し、マイクロコンピュータは、各コ
マンドの完了時に状況を伝送しながら独立して作動す
る。しかしながら、ディジタル通信技術の当業者によっ
て理解されるように、本発明はプロセス制御環境に限定
されず、メインコンピュータが他の複数のコンピュータ
と通信するような他の領域のコンピュータ通信に適用さ
れてもよい。
【0012】図1を参照すると、ツール(図示せず)の
動作で使用される複数のコンピュータを用いたツール制
御アプリケーション10の一例が示されている。メイン
コンピュータ11がツール順序付けを制御する一方、複
数のマイクロコンピュータ121 乃至12n が特定のツ
ールタスクを管理する。特定の実施例において、コンピ
ュータ11はIBMシリーズ/1コンピュータであって
もよいし、マイクロコンピュータはモトローラ6800
0シリーズ又はインテルix86シリーズのマイクロプ
ロセッサ等の工業規格マイクロプロセッサを基本にして
もよい。勿論、異なるコンピュータが使用でき、入手可
能なアプリケーションと資源に応じて、全てのマイクロ
コンピュータ121 乃至12n が同一のタイプである必
要はない。マイクロコンピュータは、一般的にラック
(図示せず)に取り付けられ、説明を容易にするため、
スクリーナー機能121 、マスククリーナー機能1
2 、マガジンローダー機能123 及びロボット機能1
4 の4つの機能によって表され、集積回路(IC)処
理機能で使用されてもよい。これらマイクロコンピュー
タ121 乃至124 の各々は、RS−232規格接続部
131 、132 、133 、134 それぞれを介してメイ
ンコンピュータ11に接続される。
【0013】IC製造環境で遭遇する一連の複雑な動作
のため、シリーズ/1コンピュータ11は、各々がマイ
クロコンピュータ121 乃至124 によって制御される
あまり複雑でない複数のサブツールにタスクを委任す
る。従って、メインコンピュータ11がツール順序付け
を制御する一方、マイクロコンピュータ121 乃至12
4 が運動制御等の特定のタスクを管理する。
【0014】図1に示される特定のアプリケーションに
おいて、全二重通信チャネルを用いるのが望ましい。よ
り具体的には、ツール機能を開始するため、全二重通信
チャネルを使用して、メインコンピュータ11は、マイ
クロコンピュータ12i に少なくとも1つのタスク又は
コマンドを伝達することである。コマンドに応じて、マ
イクロコンピュータ12i はタスクを開始し、進行を監
視して完了時に報告する。それによってメインコンピュ
ータ11が更新されて、次のグループのタスク又はコマ
ンドがマイクロコンピュータ12i に送信される。この
全二重インタフェースを使用して、単一のチャネルが効
率的に使用されるのを可能にしながら、データ交換が双
方向に同時に起こるのを可能にする。しかしながら、図
1に示される特定のアプリケーションにおいて、シリー
ズ/1コンピュータは全二重モードで通信することがで
きない。従って、本発明は、全二重チャネルをシミュレ
ートするため、2つの半二重チャネルを使用して規格外
のアプローチとして生成された。これは図2に示されて
いる。
【0015】図2では、メインコンピュータ11と1台
のマイクロコンピュータ12i の間の接続のみが示され
ている。しかしながら、同様の接続がメインコンピュー
タ11とマイクロコンピュータ121 乃至12n の各々
の間に行われることがわかる。図2に示される構成にお
いて、メインコンピュータ11からマイクロコンピュー
タ12i へのコマンド通信及びマイクロコンピュータ1
i からメインコンピュータ11への状況通信の2つの
タイプの通信がある。メインコンピュータ11が、例え
ば、ツール運動を開始するためマイクロコンピュータ1
i に少なくとも1つのタスク又はコマンドを伝達する
とき、メインコンピュータ11はマスターとされ、マイ
クロコンピュータはスレーブとされる。他方、マイクロ
コンピュータ12i がタスク又はコマンドを終了する
と、メインコンピュータ11と通信を開始してマイクロ
コンピュータ12i の進行を更新する。この場合、マイ
クロコンピュータ12i はマスターとされ、メインコン
ピュータ11はスレーブとされる。このようにして、メ
インコンピュータ11は、ツールによる動作の正しい順
序を維持するため、幾つかのマイクロコンピュータ12
1 乃至12n の動作を調整する。
【0016】メインコンピュータ11及びマイクロコン
ピュータ121 乃至12n で実行するツール制御ソフト
ウェアは、文字のストリングを使用してマスターからス
レーブへのデータ転送を開始する。例えば、シリーズ/
1コンピュータ11がタスクを開始したいとき、シリー
ズ/1コンピュータ11はコマンドチャネルを介してマ
イクロコンピュータ12i にコマンドストリングを伝送
する。一般的なコマンドストリングは図3に示され、フ
レーム指示文字、文字カウント、チェックサム、データ
及び終了文字を使用する。図5に示されるように、確認
応答は同じチャネルでシリーズ/1に戻る。マイクロコ
ンピュータ12i は、そのタスクを完了するため独立し
て作用する。完了時に、図4に示されるように、状況チ
ャネルで状況ストリングを送信してシリーズ/1コンピ
ュータ11を更新する。図5にまた示されるように、確
認応答はメインコンピュータ11によって同じチャネル
でマイクロコンピュータ12i に戻る。
【0017】インタフェース問題を容易にするため、最
小のハンドシェーキングラインが使用される。RTSラ
イン、CTSライン、DSRライン及びDTRラインは
全て動作状態で結合され、ソフトウェアはハードウェア
ハンドシェーキングをシミュレートするため使用され
る。このソフトウェア解決方法は、データの双方向制御
とタイミングドエルから成る。半二重チャネル上で、デ
ータの双方向制御は干渉を防ぐために必要である。デー
タの双方向制御は、通常、ハンドシェークラインによっ
て実行されるが、本発明の教示に従ってあまり厄介でな
い方法が実施される。 1.コマンドストリング(図3)をメインコンピュータ
からマイクロコンピュータに伝送するとき、次のコマン
ドが送信できる前に確認ストリング(図5)はメインコ
ンピュータに戻されなければならない。これによって、
メインコンピュータは、確認データを受信する用意をす
べきときには、第2コマンドを伝送しようとしないこと
が保証される。 2.状況ストリング(図4)をマイクロコンピュータか
らメインコンピュータに伝送するとき、確認ストリング
(図5)は、次の完了したタスクに状況を報告できる前
に、マイクロコンピュータに戻されなければならない。
これによって、マイクロコンピュータは、確認データを
受信する用意をすべきときには、第2状況メッセージを
伝送しようとしないことを保証する。 このプロトコルは図6及び図7に示され、マスターが通
信を開始し、スレーブが通信の受信を確認している。図
6に関して、メインコンピュータ11は、AとCにおけ
るコマンド通信を、本例では、マイクロコンピュータ1
i に伝送することによって、先ずマスターとして作用
する。各コマンド通信を受信するとすぐに、スレーブと
して作用するマイクロコンピュータ12i は、BとDに
おけるコマンド確認をメインコンピュータ11に伝送す
る。いったんツール運動又は他のタスクがマイクロコン
ピュータ12i によって完了すると、マイクロコンピュ
ータ12i はマスターとなり、メインコンピュータ11
に割り込もうとする。図7に示されるように、マイクロ
コンピュータ12i はタスクの完了又は失敗の信号を送
っているAにおける文字のストリングを伝送して、ツー
ルによって実行されるタスクの順序を更新する。続い
て、確認はBにおいてスレーブとして作用するメインコ
ンピュータ11によって、マスターとして作用するマイ
クロコンピュータ12i に戻されて、ストリングの受信
が成功したことを確認する。これは、Dにおけるような
対応する確認と一緒にCにおけるような各状況通信で実
行される。
【0018】この例より、メインコンピュータ11及び
マイクロコンピュータ121 乃至12n は、マスターの
状況からスレーブの状況に変化することがわかる。この
各コンピュータの状況変化は、標準ハードウェアRS−
232ハンドシェーキングプロトコルの使用を妨げてい
る。
【0019】この構成に伴う重要な問題は、コンピュー
タ間のタイミング、即ち、各コンピュータ内の内部書き
込み/読み出しサイクル時間、である。コマンドストリ
ングの伝送(書き込み)に続いて、メインコンピュータ
11は確認を受信する(読み出し)用意ができていなけ
ればならない。マイクロコンピュータ12i からの確認
がメインコンピュータ11の書き込み/読み出しサイク
ル時間の能力より早く到着するならば、確認は打ち切ら
れる。この可能性は図8に示され、Bにおける確認が3
0ミリ秒よりかなり早く到着するが、これはIBMシリ
ーズ/1コンピュータではそのコンピュータの読み出し
/書き込み(READ/WRITE)サイクル時間より短い。書き込
み/読み出しサイクル時間の能力近くで到着する確認
は、断続的に打ち切られる。同様の状態は、図9に示さ
れるような状況ストリングの伝送中にも起こりうる。こ
の例では、マイクロコンピュータ12i は、Bにおいて
メインコンピュータから確認を受信するとすぐにCにお
ける第2移動の状況ストリングをメインコンピュータ1
1に伝送する。再び、状況伝送は、メインコンピュータ
11の読み出し/書き込みサイクル時間より早く来る。
【0020】先述のように本発明に特有の実施例は図1
に示され、メインコンピュータ11はIBMシステム/
1コンピュータであり、4台のマイクロコンピュータ1
1乃至124 がある。この構成において、メインコン
ピュータはマイクロコンピュータより記憶容量及びプロ
セス容量が大きいが、技術がより古く、書き込み/読み
出しサイクルがより長い。しかしながら、図1に示され
るシステムに固有なモジュール性は、メインコンピュー
タ11又はマイクロコンピュータ121 乃至12n のど
ちらかが更新されるのを可能にする。結果として、使用
されるコンピュータの書き込み/読み出しサイクルはコ
ンピュータの特定の構成に応じて異なる。言い換えれ
ば、幾つかの導入において、マイクロコンピュータの書
き込み/読み出しサイクル、或いは、少なくとも幾つか
の書き込み/読み出しサイクルは、メインコンピュータ
の書き込み/読み出しサイクルより長い。実際、以下の
議論より明らかになるように、メインコンピュータ及び
マイクロコンピュータの各々の組合せの相対書き込み/
読み出しサイクル時間は異なる可能性がある。
【0021】エラーなし通信を達成するため、正確な書
き込み/読み出しサイクル時間は、各デバイスのハード
ウェア特性を解析することによって決定されなければな
らない。解析で最も悪い場合の近似値を用いることによ
って、結果となるタイミング値は通信プログラム内のソ
フトウェアドエルとして置換されることが可能である。
【0022】図10は、必要なドエル時間を決定するた
めの手順を示すフローチャートである。まず、ステップ
21において、伝送データライン(RS−232、ピン
2)に一つのオシロスコープチャネルを導入し、受信デ
ータライン(RS−232、ピン3)に他の1つのオシ
ロスコープチャネルを導入する。ステップ22におい
て、メインコンピュータからマイクロコンピュータへコ
マンドストリングを伝送することによって開始する。ス
テップ23において、オシロスコープを用いることによ
って、コンピュータによる伝送と受信の間の時間差を決
定する。メインコンピュータが送信時に完全な確認を受
信したならば、マイクロコンピュータ側にはドエル時間
は必要とされず、手順はステップ24で終了する。しか
しながら、メインコンピュータが打ち切られた確認を受
信したならば、ドエルはマイクロコンピュータ側で必要
である。このドエル時間は、メインコンピュータが確認
を受信する用意ができるようにマイクロコンピュータの
応答時間を実質的に遅らせる。ドエルの所要時間はオシ
ロスコープによって決定される時間差である。ステップ
25において、この値と幾分の小さいバッファ値が加算
されて、タイミング関係が良好であると決定されるまで
手順は繰り返される。マイクロコンピュータが同一のタ
イプならば、この同じドエルは全てのマイクロコンピュ
ータのソフトウェアに組み込まれる。マイクロコンピュ
ータが異なるならば、同じ手順はマイクロコンピュータ
の各々に実行されなければならない。
【0023】システムがメインコンピュータ11又は少
なくとも1台のマイクロコンピュータ12i の置換によ
って更新される毎に、各コンピュータのハードウェア特
性及び残りのシステムのその関係を解析する退屈なタス
クを回避するため、このプロセスを自動的に実行するの
が望ましい。全てのマイクロコンピュータ121 乃至1
n が同じ書き込み/読み出しサイクルを備えて同一で
ある必要はなく、従って、例えば、マイクロコンピュー
タ121 の書き込み/読み出しサイクルがメインコンピ
ュータ11の書き込み/読み出しサイクルより速い一方
で、メインコンピュータ11の書き込み/読み出しサイ
クルが、例えば、マイクロコンピュータ122 の書き込
み/読み出しサイクルより速い可能性はある。
【0024】図1のシステムが最初から設定されると
き、或いは、システムにおいて少なくとも1台のコンピ
ュータが更新されるときに正しいソフトウェアドエルを
決定するため、以下のプロセスが続いて行われる。ま
ず、メインコンピュータ11がマイクロコンピュータ1
1 乃至12n の各々をポーリングし、また各々からの
確認を待つ。確認のための時間はメインコンピュータに
よって決められる。確認がマイクロコンピュータで登録
されなければ、再度ポーリングされるが、今度は確認を
送信する前にマイクロコンピュータによって所定の保護
時間が加えられる。このプロセスは、メインコンピュー
タによってもはやポーリングされなくなるまで繰り返さ
れて、保護時間が各マイクロコンピュータによって累積
及び記憶される。次に、各マイクロコンピュータがメイ
ンコンピュータ11にテストメッセージを送信し、確認
を待つ。同じ手順はメインコンピュータ11によって続
けられ、マイクロコンピュータの各々に対して通信プロ
トコル内に組み込まれなければならないソフトウェアド
エルを決定する。
【0025】ソフトウェアドエルを設定した後の、本発
明に従ったソフトウェアの順序が図11に示されてい
る。機能ブロック31において、マスターとして作用す
るメインコンピュータ11はスレーブとして作用するマ
イクロコンピュータ12i にコマンドを伝送する。マイ
クロコンピュータ12i は、決定ブロック32によって
示されるようにソフトウェアドエルを実行し、機能ブロ
ック33においてコマンド確認を戻す。タスク完了と同
時に、機能ブロック34で示されるようにツール進行を
更新するため、マスターとして作用するマイクロコンピ
ュータ12i がスレーブとして作用するメインコンピュ
ータ11に状況を伝送する。決定ブロック35によって
示されるようにメインコンピュータ11はソフトウェア
ドエルを実行し、次に機能ブロック36において状況確
認を戻す。
【0026】コマンド確認以前と状況確認に先立ってソ
フトウェアドエルは必ずしも必要ではない。しばしば、
ドエルは2台のコンピュータの内の速度の速いコンピュ
ータの内部のみに組み込まれなければならない。このド
エルは実質的に速度の速いコンピュータを十分に遅くし
て、速度の遅いコンピュータが確認を受信する用意がで
きるようにする。
【0027】本発明は、標準RS−232構成を含んだ
いかなるノード対ノードコンピュータ通信にも適用可能
である。本発明は、柔軟な通信アーキテクチャとあまり
複雑でない配線構造の双方を提供する。従って、本発明
が1つの好ましい実施例によって説明される一方、当業
者は、本発明が添付クレームの精神と範囲内において変
更して実施されてもよいことを理解するであろう。
【0028】
【発明の効果】本発明は上記より構成され、通信の性質
及び方向に応じて、コンピュータにマスターの役割又は
スレーブの役割を引き受けさせるプロトコルの下で、非
同期通信がコンピュータの内の任意の1つによって開始
される場合を除き、コンピュータが独立して作動するの
を可能にするようなコンピュータ間の直列通信リンクを
提供する。
【図面の簡単な説明】
【図1】本発明が実施される製造器具のためのコンピュ
ータ制御システムの一例を示すブロック図である。
【図2】本発明の基本動作を示す高度なブロック図であ
る。
【図3】フレーム指示文字を用いる一般的なコマンドス
トリングを表す図である。
【図4】フレーム指示文字を用いる一般的な状況ストリ
ングを表す図である。
【図5】一般的なコマンド及び状況確認ストリングを表
す図である。
【図6】メインコンピュータからマイクロコンピュータ
へのコマンドストリングの伝送と、マイクロコンピュー
タによって同じチャネルを介する確認応答と、を示すタ
イミング図である。
【図7】マイクロコンピュータからメインコンピュータ
への状況ストリングの伝送と、メインコンピュータによ
って同じチャネルを介する確認応答と、を示すタイミン
グ図である。
【図8】図6と同様に、メインコンピュータの読み出し
/書き込みサイクルによるコマンド通信タイミング問題
を示すタイミング図である。
【図9】図7と同様に、メインコンピュータの読み出し
/書き込みサイクルによる状況通信タイミング問題を示
すタイミング図である。
【図10】通信ソフトウェアに加えられるべきドエルタ
イムを決定するための手順を示すフローチャートであ
る。
【図11】本発明に従ったソフトウェアプロトコルの論
理を表すフローチャートである。
【符号の説明】
10 ツール制御アプリケーション 11 メインコンピュータ 12 マイクロコンピュータ 13 接続部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリス スィーアドーア カポギアニス アメリカ合衆国12603、ニューヨーク州 パキプシ、ドゥロチャー テラス 51 (56)参考文献 特開 昭63−59243(JP,A) 実開 昭64−52006(JP,U)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 個々の直列通信リンクを介して接続され
    第1コンピュータ及び少なくとも1台の第2コンピュ
    ータの間の非同期全二重通信の方法であって、(イ)前記第1コンピュータから前記第2コンピュータ
    にデータストリングを伝送するステップと(ロ)前記第2コンピュータから前記第1コンピュータ
    に確認応答を伝送するステップと(ハ)前記第1コンピュータが完全な確認応答を受信し
    たかどうかを調べ、受信していなければ、前記第2コン
    ピュータからの確認応答の送信に対して所定の遅延時間
    を設定するステップと(ニ)前記第1コンピュータが完全な確認応答を受信す
    るまで(イ)乃至(ハ)のステップを繰り返すステップ
    (ホ)前記第2コンピュータから前記第1コンピュータ
    にデータストリングを伝送するステップと(ヘ)前記第1コンピュータから前記第2コンピュータ
    に確認応答を伝送するステップと(ト)前記第2コンピュータが完全な確認応答を受信し
    たかどうかを調べ、受信していなければ、前記第1コン
    ピュータからの確認応答の送信に対して所定の遅延時間
    を設定するステップと(チ)前記第2コンピュータが完全な確認応答を受信す
    るまで(ホ)乃至(ト)のステップを繰り返すステップ
    (リ)(ハ)及び(ト)のステップで設定された遅延時
    間を用いて前記第1コンピュータと前記第2コンピュー
    タの間で非同期全二重通信を実行するステップと 、 を含む非同期全二重通信方法。
JP5082097A 1992-05-12 1993-04-08 非同期全二重通信方法 Expired - Lifetime JP2526009B2 (ja)

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US881593 1992-05-12

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682508A (en) * 1995-03-23 1997-10-28 Onset Computer Corporation UART protocol that provides predictable delay for communication between computers of disparate ability
US5822330A (en) * 1996-04-19 1998-10-13 International Business Machines Corp. Method and system for dynamically adjusting signal skewing
US20010011305A1 (en) * 1999-02-22 2001-08-02 Keith R. Barker File transmission acknowledgement system and method
US20040228292A1 (en) * 2003-05-12 2004-11-18 Edwards David W. Method and apparatus for providing full duplex dispatch
CN100444595C (zh) * 2004-12-24 2008-12-17 北京中星微电子有限公司 一种主从设备通信方法
CN100389583C (zh) * 2004-12-24 2008-05-21 北京中星微电子有限公司 一种命令传送方法
JP2007038326A (ja) * 2005-08-01 2007-02-15 Toyota Motor Corp ロボット制御システム
TWI307022B (en) * 2005-08-16 2009-03-01 Novatek Microelectronics Corp System and method for parallel data transmission
EP3151123B1 (en) * 2015-10-02 2018-04-11 Autoliv Development AB A vehicle safety electronic control system
US10033516B2 (en) 2016-11-30 2018-07-24 International Business Machines Corporation Multi-domain connection establishment in computer networking communications
EP3608358B1 (de) 2018-08-09 2021-03-10 Covestro Intellectual Property GmbH & Co. KG Mineralgefüllte polycarbonat-polyalkylenterephthalat-zusammensetzung, formmasse und formkörper mit guter schlagzähigkeit

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3974479A (en) * 1973-05-01 1976-08-10 Digital Equipment Corporation Memory for use in a computer system in which memories have diverse retrieval characteristics
US4050096A (en) * 1974-10-30 1977-09-20 Motorola, Inc. Pulse expanding system for microprocessor systems with slow memory
FR2433792A1 (fr) * 1978-08-17 1980-03-14 Cii Honeywell Bull Dispositif universel d'echange d'informations entre les memoires d'ordinateur et les dispositifs de traitement qui le compose
US4455661A (en) * 1980-04-03 1984-06-19 Codex Corporation Dual processor digital modem apparatus
US4390969A (en) * 1980-04-21 1983-06-28 Burroughs Corporation Asynchronous data transmission system with state variable memory and handshaking protocol circuits
US4449182A (en) * 1981-10-05 1984-05-15 Digital Equipment Corporation Interface between a pair of processors, such as host and peripheral-controlling processors in data processing systems
US4476527A (en) * 1981-12-10 1984-10-09 Data General Corporation Synchronous data bus with automatically variable data rate
US4486833A (en) * 1982-09-30 1984-12-04 At&T Bell Laboratories Microprocessor peripheral control circuit
US4660169A (en) * 1983-07-05 1987-04-21 International Business Machines Corporation Access control to a shared resource in an asynchronous system
US4710917A (en) * 1985-04-08 1987-12-01 Datapoint Corporation Video conferencing network
FR2586118B1 (fr) * 1985-08-06 1990-01-05 Bull Sems Procede d'echange de donnees entre un microprocesseur et une memoire et dispositif permettant la mise en oeuvre du procede
JPS62143788A (ja) * 1985-12-18 1987-06-27 Kawasaki Steel Corp 船積み管理装置
JPS6359243A (ja) * 1986-08-29 1988-03-15 Toshiba Corp デ−タ通信装置
US4672570A (en) * 1986-09-05 1987-06-09 The United States Of America As Represented By The Secretary Of The Air Force Network interface module and method
US5125088A (en) * 1986-09-08 1992-06-23 Compaq Computer Corporation Computer system speed control at continuous processor speed
US4807118A (en) * 1987-01-14 1989-02-21 Hewlett-Packard Company Method for handling slot requests over a network
US5121492A (en) * 1987-03-02 1992-06-09 Meridian Data, Inc. System for simulating access times of a CD ROM on a hard disk by slowing the operation of the hard disk
US4943907A (en) * 1987-05-08 1990-07-24 Colorado Memory Systems, Inc. Speed controller for recording and playback apparatus
US5151986A (en) * 1987-08-27 1992-09-29 Motorola, Inc. Microcomputer with on-board chip selects and programmable bus stretching
US5237696A (en) * 1988-04-13 1993-08-17 Rockwell International Corporation Method and apparatus for self-timed digital data transfer and bus arbitration
US5040109A (en) * 1988-07-20 1991-08-13 Digital Equipment Corporation Efficient protocol for communicating between asychronous devices
US5237670A (en) * 1989-01-30 1993-08-17 Alantec, Inc. Method and apparatus for data transfer between source and destination modules
JPH02235156A (ja) * 1989-03-08 1990-09-18 Canon Inc 情報処理装置
US4891709A (en) * 1989-03-31 1990-01-02 Eastman Kodak Company Flexible formatting interface for pictorial data transfer
US5060239A (en) * 1989-05-12 1991-10-22 Alcatel Na Network Systems Corp. Transfer strobe time delay selector and method for performing same
US5070443A (en) * 1989-09-11 1991-12-03 Sun Microsystems, Inc. Apparatus for write handshake in high-speed asynchronous bus interface
US5220659A (en) * 1989-09-18 1993-06-15 Micral, Inc. System for matching data recovery time between different devices by extending a cycle upon detecting end of cycle
CA2023998A1 (en) * 1989-11-13 1991-05-14 Thomas F. Lewis Apparatus and method for guaranteeing strobe separation timing
US5313621A (en) * 1990-05-18 1994-05-17 Zilog, Inc. Programmable wait states generator for a microprocessor and computer system utilizing it
JPH04255028A (ja) * 1991-02-06 1992-09-10 Sharp Corp マイクロプロセッサ
WO1992015158A1 (en) * 1991-02-19 1992-09-03 Traveling Software, Inc. Method and apparatus for high speed parallel communications

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EP0570319A3 (en) 1995-05-17
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JPH0697985A (ja) 1994-04-08
EP0570319A2 (en) 1993-11-18

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