JPH06250208A - 半導体素子製造用基板及びその半導体素子の製造方法 - Google Patents
半導体素子製造用基板及びその半導体素子の製造方法Info
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Abstract
(57)【要約】
【目的】中央部の画素部となるアレイ部分は水素化非晶
質シリコン膜や多結晶シリコン膜の薄膜トランジスタ、
周辺部の駆動回路部分は高性能トランジスタという構成
の半導体素子を効率良く製造できる駆動回路一体型ＬＣ
Ｄパネルである半導体素子製造用基板及びその半導体素
子の製造方法を提供する。 【構成】ガラス基板４上の周辺部に、駆動回路となる水
素化非晶質シリコン膜や多結晶シリコン膜で網目状にパ
ターニングされた輪状の半導体膜領域１と、中央部に水
素化非晶質シリコン膜や多結晶シリコン膜を用いた画素
部となる島状の孤立半導体膜領域２とを有する半導体素
子製造用基板である。また、この半導体素子製造用基板
に高周波アニール工程を行なって網目状の半導体膜領域
１を選択的に再結晶化し、エッチングによりデバイス形
状に分離する工程を含むガラス基板４上の半導体素子の
製造方法である。
質シリコン膜や多結晶シリコン膜の薄膜トランジスタ、
周辺部の駆動回路部分は高性能トランジスタという構成
の半導体素子を効率良く製造できる駆動回路一体型ＬＣ
Ｄパネルである半導体素子製造用基板及びその半導体素
子の製造方法を提供する。 【構成】ガラス基板４上の周辺部に、駆動回路となる水
素化非晶質シリコン膜や多結晶シリコン膜で網目状にパ
ターニングされた輪状の半導体膜領域１と、中央部に水
素化非晶質シリコン膜や多結晶シリコン膜を用いた画素
部となる島状の孤立半導体膜領域２とを有する半導体素
子製造用基板である。また、この半導体素子製造用基板
に高周波アニール工程を行なって網目状の半導体膜領域
１を選択的に再結晶化し、エッチングによりデバイス形
状に分離する工程を含むガラス基板４上の半導体素子の
製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子製造用基板及
びその半導体素子の製造方法に関し、特に、非晶質シリ
コンや多結晶シリコンを用いた薄膜半導体素子と高性能
の薄膜半導体素子とが同一絶縁性基板上に製造された半
導体製造用基板及びその半導体素子の製造方法に関す
る。
びその半導体素子の製造方法に関し、特に、非晶質シリ
コンや多結晶シリコンを用いた薄膜半導体素子と高性能
の薄膜半導体素子とが同一絶縁性基板上に製造された半
導体製造用基板及びその半導体素子の製造方法に関す
る。
【０００２】
【従来の技術】従来、高性能液晶ディスプレイ等を製造
するために、絶縁性基板であるガラス基板上に画素とな
る水素化非晶質シリコン薄膜トランジスタをアレイ状に
形成した半導体素子が製造されている。これは、ガラス
基板上に製造した水素化非晶質シリコン薄膜トランジス
タのソース・ドレイン間の漏れ電流が少ないという利点
を利用したものである。
するために、絶縁性基板であるガラス基板上に画素とな
る水素化非晶質シリコン薄膜トランジスタをアレイ状に
形成した半導体素子が製造されている。これは、ガラス
基板上に製造した水素化非晶質シリコン薄膜トランジス
タのソース・ドレイン間の漏れ電流が少ないという利点
を利用したものである。
【０００３】また、水素化非晶質シリコン薄膜トランジ
スタに比較して電流駆動能力が高い多結晶シリコン薄膜
トランジスタを使い、駆動回路とアレイ部を一体化して
駆動回路一体型ＬＣＤパネルとしてガラス基板上に製造
することも行なわれている。
スタに比較して電流駆動能力が高い多結晶シリコン薄膜
トランジスタを使い、駆動回路とアレイ部を一体化して
駆動回路一体型ＬＣＤパネルとしてガラス基板上に製造
することも行なわれている。
【０００４】さらに、画素部となる中央部のアレイ部分
は水素化非晶質シリコン膜や多結晶シリコン膜の薄膜ト
ランジスタで構成され、周辺部の駆動回路部分は高性能
の薄膜トランジスタで構成され、このアレイ部と駆動回
路部とを一体化した半導体素子を用いて液晶ディスプレ
イなどを製造する方法も提案されている。この方法は、
レーザアニール技術を用いることによって結晶性が改善
され、ガラス基板上の特定の位置のシリコン膜を高品質
化できることから、アレイ部分は水素化非晶質シリコン
膜や多結晶シリコン膜、駆動回路部分は高性能トランジ
スタという構成の半導体素子を製造することができる。
は水素化非晶質シリコン膜や多結晶シリコン膜の薄膜ト
ランジスタで構成され、周辺部の駆動回路部分は高性能
の薄膜トランジスタで構成され、このアレイ部と駆動回
路部とを一体化した半導体素子を用いて液晶ディスプレ
イなどを製造する方法も提案されている。この方法は、
レーザアニール技術を用いることによって結晶性が改善
され、ガラス基板上の特定の位置のシリコン膜を高品質
化できることから、アレイ部分は水素化非晶質シリコン
膜や多結晶シリコン膜、駆動回路部分は高性能トランジ
スタという構成の半導体素子を製造することができる。
【０００５】
【発明が解決しようとする課題】上述の従来技術におい
て、画素となる非晶質シリコン薄膜トランジスタアレイ
を駆動するための回路は、現状の非晶質シリコン薄膜ト
ランジスタではその性能が不十分であり、現状の非晶質
シリコン薄膜トランジスタでは作ることができない。そ
のため、単結晶シリコン集積回路などでアレイ部の周辺
に駆動回路を作り、非晶質シリコン薄膜トランジスタア
レイと集積回路の端子間とを実装技術によって結線し、
駆動しているのが現状である。そのため、信頼性が低
い、部品コストがかかる、実装コストが高い、などの課
題がある。
て、画素となる非晶質シリコン薄膜トランジスタアレイ
を駆動するための回路は、現状の非晶質シリコン薄膜ト
ランジスタではその性能が不十分であり、現状の非晶質
シリコン薄膜トランジスタでは作ることができない。そ
のため、単結晶シリコン集積回路などでアレイ部の周辺
に駆動回路を作り、非晶質シリコン薄膜トランジスタア
レイと集積回路の端子間とを実装技術によって結線し、
駆動しているのが現状である。そのため、信頼性が低
い、部品コストがかかる、実装コストが高い、などの課
題がある。
【０００６】また、多結晶シリコン薄膜トランジスタを
使えば、駆動回路とアレイ部を一体化してガラス基板上
に製造することができるが、多結晶シリコン薄膜トラン
ジスタの性能が不十分であるので、大画面液晶ディスプ
レイが作れない、表示特性が悪いなどの課題がある。
使えば、駆動回路とアレイ部を一体化してガラス基板上
に製造することができるが、多結晶シリコン薄膜トラン
ジスタの性能が不十分であるので、大画面液晶ディスプ
レイが作れない、表示特性が悪いなどの課題がある。
【０００７】また、アレイ部分は非晶質シリコンや多結
晶シリコン薄膜トランジスタ、駆動回路部分は高性能ト
ランジスタという構成の半導体素子を、レーザアニール
技術を用いて製造する場合には、レーザアニール技術の
低生産性により価格が高くなったり、均一性、再現性が
悪いという課題がある。
晶シリコン薄膜トランジスタ、駆動回路部分は高性能ト
ランジスタという構成の半導体素子を、レーザアニール
技術を用いて製造する場合には、レーザアニール技術の
低生産性により価格が高くなったり、均一性、再現性が
悪いという課題がある。
【０００８】また、レーザアニールの材料として用いら
れる水素化非晶質シリコン膜をレーザアニールすると膜
中の水素が急激に膨張し、再結晶化した膜が破壊される
という課題がある。
れる水素化非晶質シリコン膜をレーザアニールすると膜
中の水素が急激に膨張し、再結晶化した膜が破壊される
という課題がある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、絶縁性基板の周辺部に、半導体素子群と
なるべき半導体膜領域群を少なくとも含み、この半導体
膜領域群を接続して網目状にパターニングされた輪状の
半導体膜を有し、かつ、この絶縁性基板の中央部に、半
導体素子群となるべき半導体膜領域群を少なくとも含む
孤立した半導体膜領域群を有する半導体素子製造用基
板、または、絶縁性基板の周辺部に、半導体素子群とな
るべき半導体膜領域群を少なくとも含み、この半導体膜
領域群を接続した網目状の輪状堀込みパターンを有し、
かつ、この絶縁性基板の中央部に、半導体素子群となる
べき半導体膜領域群を少なくとも含む孤立した堀込みパ
ターンを有し、これら２領域の堀込みパターンに半導体
膜を埋め込んだ半導体素子製造用基板である。
に、本発明は、絶縁性基板の周辺部に、半導体素子群と
なるべき半導体膜領域群を少なくとも含み、この半導体
膜領域群を接続して網目状にパターニングされた輪状の
半導体膜を有し、かつ、この絶縁性基板の中央部に、半
導体素子群となるべき半導体膜領域群を少なくとも含む
孤立した半導体膜領域群を有する半導体素子製造用基
板、または、絶縁性基板の周辺部に、半導体素子群とな
るべき半導体膜領域群を少なくとも含み、この半導体膜
領域群を接続した網目状の輪状堀込みパターンを有し、
かつ、この絶縁性基板の中央部に、半導体素子群となる
べき半導体膜領域群を少なくとも含む孤立した堀込みパ
ターンを有し、これら２領域の堀込みパターンに半導体
膜を埋め込んだ半導体素子製造用基板である。
【００１０】さらに、本発明は、上記した２種の半導体
素子製造用基板を誘導加熱することにより、網目状の半
導体膜を高周波アニールした後、この網目状の半導体膜
をデバイス形状に分離する工程を含む半導体素子の製造
方法である。
素子製造用基板を誘導加熱することにより、網目状の半
導体膜を高周波アニールした後、この網目状の半導体膜
をデバイス形状に分離する工程を含む半導体素子の製造
方法である。
【００１１】
【作用】本発明は、基本的には網目状にパターニングし
た半導体膜を絶縁性基板の周辺部に設け、さらに、島状
にパターニング施し孤立した半導体膜をこの絶縁性基板
の中央部に設けている。続いて、この絶縁性基板を誘導
加熱する。
た半導体膜を絶縁性基板の周辺部に設け、さらに、島状
にパターニング施し孤立した半導体膜をこの絶縁性基板
の中央部に設けている。続いて、この絶縁性基板を誘導
加熱する。
【００１２】本発明者は、特開平２−１９９８１７号
「高周波アニール方法」、特開平４−４５９１号「誘導
加熱装置および誘導加熱方法」、特開平４−３４８８８
号「誘導加熱方式」、特願平３−３１５８５５号「半導
体素子用基板及び半導体素子の製造方法」等の一連の発
明により、ガラスなどの絶縁性基板上に良質の大面積半
導体膜を形成する方法を提供してきている。
「高周波アニール方法」、特開平４−４５９１号「誘導
加熱装置および誘導加熱方法」、特開平４−３４８８８
号「誘導加熱方式」、特願平３−３１５８５５号「半導
体素子用基板及び半導体素子の製造方法」等の一連の発
明により、ガラスなどの絶縁性基板上に良質の大面積半
導体膜を形成する方法を提供してきている。
【００１３】特に、特願平３−３１５８５５号「半導体
素子用基板及び半導体素子の製造方法」の発明で、誘導
加熱時に基板サイズ程度の大きさのループ状に誘導電流
が流れ得るように、網目状に半導体膜をパターニングし
た半導体素子製造用基板を用いれば、渦電流密度を高く
保持したままで再結晶化膜の破壊などを発生させずに効
率的な加熱、溶融ができることを発明し、良質の大面積
半導体膜を形成する方法を提供した。
素子用基板及び半導体素子の製造方法」の発明で、誘導
加熱時に基板サイズ程度の大きさのループ状に誘導電流
が流れ得るように、網目状に半導体膜をパターニングし
た半導体素子製造用基板を用いれば、渦電流密度を高く
保持したままで再結晶化膜の破壊などを発生させずに効
率的な加熱、溶融ができることを発明し、良質の大面積
半導体膜を形成する方法を提供した。
【００１４】この発明をさらに検討した結果、島状の孤
立半導体膜パターンでは誘導電流が低密度にしか流れ得
ず、網目状にパターニングされた半導体膜に比較して格
段に加熱されにくいという性質を有していることが判明
した。すなわち、同一絶縁性基板上に孤立半導体膜パタ
ーンと網目状半導体膜パターンとが混在している状態で
この基板全体を誘導加熱すると、誘導される渦電流密度
が大きく異なるため、網目状半導体膜パターンのみが選
択的に加熱されることを見いだした。このことを利用
し、孤立半導体膜パターンと網目状半導体膜パターンと
が混在している絶縁性基板を誘導加熱することによっ
て、前記したアレイ部分は水素化非晶質シリコンや多結
晶シリコン薄膜トランジスタ、駆動回路部分は高性能ト
ランジスタというような半導体素子を製造することがで
きる。
立半導体膜パターンでは誘導電流が低密度にしか流れ得
ず、網目状にパターニングされた半導体膜に比較して格
段に加熱されにくいという性質を有していることが判明
した。すなわち、同一絶縁性基板上に孤立半導体膜パタ
ーンと網目状半導体膜パターンとが混在している状態で
この基板全体を誘導加熱すると、誘導される渦電流密度
が大きく異なるため、網目状半導体膜パターンのみが選
択的に加熱されることを見いだした。このことを利用
し、孤立半導体膜パターンと網目状半導体膜パターンと
が混在している絶縁性基板を誘導加熱することによっ
て、前記したアレイ部分は水素化非晶質シリコンや多結
晶シリコン薄膜トランジスタ、駆動回路部分は高性能ト
ランジスタというような半導体素子を製造することがで
きる。
【００１５】以上のように、特許請求の範囲、請求項
１、２に記載の半導体素子製造用基板を誘導加熱すれ
ば、前記したアレイ部分は水素化非晶質シリコンや多結
晶シリコン薄膜トランジスタ、駆動回路部分は高性能ト
ランジスタというような半導体素子を製造できることは
明白である。しかし、網目状にパターニングした半導体
膜のままでは、半導体素子の電気的分離ができないので
半導体素子は動作しない。そのため、誘導加熱を用いた
網目状半導体膜パターンの選択的再結晶化工程を行なっ
た後、網目状の半導体膜をデバイス形状に分離する工程
を行なえば、動作する半導体素子が得られる。
１、２に記載の半導体素子製造用基板を誘導加熱すれ
ば、前記したアレイ部分は水素化非晶質シリコンや多結
晶シリコン薄膜トランジスタ、駆動回路部分は高性能ト
ランジスタというような半導体素子を製造できることは
明白である。しかし、網目状にパターニングした半導体
膜のままでは、半導体素子の電気的分離ができないので
半導体素子は動作しない。そのため、誘導加熱を用いた
網目状半導体膜パターンの選択的再結晶化工程を行なっ
た後、網目状の半導体膜をデバイス形状に分離する工程
を行なえば、動作する半導体素子が得られる。
【００１６】
【実施例】次に、本発明を実施例により詳細に説明す
る。図１は本発明の半導体素子製造用基板の実施例１を
示したものである。図１（ａ）は平面図、図１（ｂ）は
図１（ａ）のａ−ａ部断面図、図１（ｃ）は図１（ａ）
のｂ−ｂ部断面図である。
る。図１は本発明の半導体素子製造用基板の実施例１を
示したものである。図１（ａ）は平面図、図１（ｂ）は
図１（ａ）のａ−ａ部断面図、図１（ｃ）は図１（ａ）
のｂ−ｂ部断面図である。
【００１７】図１（ａ）、（ｂ）、（ｃ）において、１
は網目状にパターニングされた輪状の半導体膜領域、２
は島状に孤立した半導体膜領域、３は水素化非晶質シリ
コン膜や多結晶シリコン膜、４はガラス基板、５はＣＶ
ＤＳｉＯ2 膜等のキャップ膜である。
は網目状にパターニングされた輪状の半導体膜領域、２
は島状に孤立した半導体膜領域、３は水素化非晶質シリ
コン膜や多結晶シリコン膜、４はガラス基板、５はＣＶ
ＤＳｉＯ2 膜等のキャップ膜である。
【００１８】ガラス基板４は無アルカリガラスや石英ガ
ラスを用いたり、それらのガラス基板にＣＶＤ法やスパ
ッタ法などで酸化珪素膜や窒化珪素膜などを堆積させた
基板を用いた。その上のシリコン膜は、水素化非晶質シ
リコンを用いた場合はプラズマＣＶＤ法を用い、基板温
度２５０〜３００℃で０．５〜２μｍの厚さに堆積させ
た。また、多結晶シリコンを用いた場合はＬＰＣＶＤ方
を用い、基板温度５７０〜６００℃で０．５〜２μｍの
厚さに堆積させた。
ラスを用いたり、それらのガラス基板にＣＶＤ法やスパ
ッタ法などで酸化珪素膜や窒化珪素膜などを堆積させた
基板を用いた。その上のシリコン膜は、水素化非晶質シ
リコンを用いた場合はプラズマＣＶＤ法を用い、基板温
度２５０〜３００℃で０．５〜２μｍの厚さに堆積させ
た。また、多結晶シリコンを用いた場合はＬＰＣＶＤ方
を用い、基板温度５７０〜６００℃で０．５〜２μｍの
厚さに堆積させた。
【００１９】次に、図１（ａ）と同様のパターンを有す
るフォトマスクを用い、通常のフォトレジスト・エッチ
ング工程を行なった。すなわち、ガラス基板の周辺部の
半導体膜領域は水素化非晶質シリコン膜や多結晶シリコ
ンの網目状パターンに、また、ガラス基板の中央部の半
導体膜領域は水素化非晶質シリコン膜や多結晶シリコン
の島状孤立パターンに加工した。
るフォトマスクを用い、通常のフォトレジスト・エッチ
ング工程を行なった。すなわち、ガラス基板の周辺部の
半導体膜領域は水素化非晶質シリコン膜や多結晶シリコ
ンの網目状パターンに、また、ガラス基板の中央部の半
導体膜領域は水素化非晶質シリコン膜や多結晶シリコン
の島状孤立パターンに加工した。
【００２０】水素化非晶質シリコン膜を使った場合に
は、次の再結晶化加熱時に生ずる水素化非晶質シリコン
膜中の水素の急激な膨張に起因する膜の破壊を防止する
ため、ガラス基板周辺部の網目状水素化非晶質シリコン
膜パターンから水素を除去することを目的に、誘導加熱
を行なった。この脱水素化のための誘導加熱は、昇温と
冷却にそれぞれ１〜３時間程度の時間をかけた条件で、
水素化非晶質シリコン膜が１〜４時間の間、４００〜５
００℃の温度にさらされる条件の下で行なった。多結晶
シリコンを用いた場合には、この脱水素化処理は行なわ
なかった。
は、次の再結晶化加熱時に生ずる水素化非晶質シリコン
膜中の水素の急激な膨張に起因する膜の破壊を防止する
ため、ガラス基板周辺部の網目状水素化非晶質シリコン
膜パターンから水素を除去することを目的に、誘導加熱
を行なった。この脱水素化のための誘導加熱は、昇温と
冷却にそれぞれ１〜３時間程度の時間をかけた条件で、
水素化非晶質シリコン膜が１〜４時間の間、４００〜５
００℃の温度にさらされる条件の下で行なった。多結晶
シリコンを用いた場合には、この脱水素化処理は行なわ
なかった。
【００２１】その後、ＣＶＤ法やスパッタ法などで酸化
珪素膜や窒化珪素膜などのキャップ膜５を堆積させた。
このキャップ膜は必ずしも必要ではなく、製造プロセス
上で問題がない場合には使わない場合もあった。膜厚は
０．５〜５μｍ程度のものを用いた。このようにして、
特許請求の範囲、請求項１に記載の半導体素子製造用基
板は容易に実施できた。
珪素膜や窒化珪素膜などのキャップ膜５を堆積させた。
このキャップ膜は必ずしも必要ではなく、製造プロセス
上で問題がない場合には使わない場合もあった。膜厚は
０．５〜５μｍ程度のものを用いた。このようにして、
特許請求の範囲、請求項１に記載の半導体素子製造用基
板は容易に実施できた。
【００２２】図２は本発明の半導体素子製造用基板の実
施例２を示したものである。図２（ａ）は平面図、図２
（ｂ）は図２（ａ）のａ−ａ部断面図、図２（ｃ）は図
２（ａ）のｂ−ｂ部断面図である。
施例２を示したものである。図２（ａ）は平面図、図２
（ｂ）は図２（ａ）のａ−ａ部断面図、図２（ｃ）は図
２（ａ）のｂ−ｂ部断面図である。
【００２３】図２（ａ）、（ｂ）、（ｃ）において、３
は水素化非晶質シリコン膜や多結晶シリコン膜、４はガ
ラス基板、５はＣＶＤＳｉＯ2 膜等のキャップ膜であ
る。６は堀込みパターンに埋め込まれ網目状にパターニ
ングされた輪状の半導体膜領域、７は堀込みパターンに
埋め込まれた孤立した半導体膜領域、８は堀込みパター
ンに埋め込まれた水素化非晶質シリコン膜や多結晶シリ
コン膜である。ガラス基板４は無アルカリガラスや石英
ガラスを用いた。
は水素化非晶質シリコン膜や多結晶シリコン膜、４はガ
ラス基板、５はＣＶＤＳｉＯ2 膜等のキャップ膜であ
る。６は堀込みパターンに埋め込まれ網目状にパターニ
ングされた輪状の半導体膜領域、７は堀込みパターンに
埋め込まれた孤立した半導体膜領域、８は堀込みパター
ンに埋め込まれた水素化非晶質シリコン膜や多結晶シリ
コン膜である。ガラス基板４は無アルカリガラスや石英
ガラスを用いた。
【００２４】まず、図２（ａ）と同様のパターンを有す
るフォトマスクを用い、通常のフォトレジスト・エッチ
ング工程を行なった。すなわち、ガラス基板の周辺部は
網目状のパターンに堀込み加工し、ガラス基板の中央部
は島状孤立のパターンに堀込み加工した。堀込み加工の
深さは０．５〜２μｍにした。このガラス基板をそのま
まか、あるいは、その上にＣＶＤ法やスパッタ法などで
酸化珪素膜や窒化珪素膜などを堆積させてガラス基板を
作成した。酸化珪素膜や窒化珪素膜の膜厚は、０．０５
〜０．２μｍのものを用いた。
るフォトマスクを用い、通常のフォトレジスト・エッチ
ング工程を行なった。すなわち、ガラス基板の周辺部は
網目状のパターンに堀込み加工し、ガラス基板の中央部
は島状孤立のパターンに堀込み加工した。堀込み加工の
深さは０．５〜２μｍにした。このガラス基板をそのま
まか、あるいは、その上にＣＶＤ法やスパッタ法などで
酸化珪素膜や窒化珪素膜などを堆積させてガラス基板を
作成した。酸化珪素膜や窒化珪素膜の膜厚は、０．０５
〜０．２μｍのものを用いた。
【００２５】次に、そのガラス基板上に水素化非晶質シ
リコン膜や多結晶シリコン膜３を堆積させた。水素化非
晶質シリコン膜を用いた場合には、プラズマＣＶＤ法を
用いガラス基板温度２５０〜３００℃で０．５〜２μｍ
の厚さに堆積させた。多結晶シリコン膜を用いた場合に
は、ＬＰＣＶＤ法でガラス基板温度５７０〜６００℃で
０．５〜２μｍの厚さに堆積させた。その後、図２
（ａ）と同様のパターンを有するフォトマスクを用いた
フォトレジスト・エッチング工程で、堀込み加工した部
分に水素化非晶質シリコン膜や多結晶シリコン膜８を埋
め込むように加工した。フォトレジスト・エッチング工
程の結果、表面の凹凸が著しい場合には、ポリッシング
などの機械的、化学的表面研磨を行なった。
リコン膜や多結晶シリコン膜３を堆積させた。水素化非
晶質シリコン膜を用いた場合には、プラズマＣＶＤ法を
用いガラス基板温度２５０〜３００℃で０．５〜２μｍ
の厚さに堆積させた。多結晶シリコン膜を用いた場合に
は、ＬＰＣＶＤ法でガラス基板温度５７０〜６００℃で
０．５〜２μｍの厚さに堆積させた。その後、図２
（ａ）と同様のパターンを有するフォトマスクを用いた
フォトレジスト・エッチング工程で、堀込み加工した部
分に水素化非晶質シリコン膜や多結晶シリコン膜８を埋
め込むように加工した。フォトレジスト・エッチング工
程の結果、表面の凹凸が著しい場合には、ポリッシング
などの機械的、化学的表面研磨を行なった。
【００２６】ここで、水素化非晶質シリコン膜を使った
場合には、次の再結晶化加熱時に生ずる水素化非晶質シ
リコン膜中の水素の急激な膨張に起因する膜の破壊を防
止するため、ガラス基板周辺部の網目状水素化非晶質シ
リコン膜パターンから水素を除去することを目的に、誘
導加熱を行なった。この脱水素化のための誘導加熱は、
昇温と冷却にそれぞれ１〜３時間程度の時間をかけた条
件で、水素化非晶質シリコン膜が１〜４時間の間、４０
０〜５００℃の温度にさらされるような条件の下で行な
った。また、多結晶シリコン膜を用いた場合には、この
脱水素化処理は行なわなかった。
場合には、次の再結晶化加熱時に生ずる水素化非晶質シ
リコン膜中の水素の急激な膨張に起因する膜の破壊を防
止するため、ガラス基板周辺部の網目状水素化非晶質シ
リコン膜パターンから水素を除去することを目的に、誘
導加熱を行なった。この脱水素化のための誘導加熱は、
昇温と冷却にそれぞれ１〜３時間程度の時間をかけた条
件で、水素化非晶質シリコン膜が１〜４時間の間、４０
０〜５００℃の温度にさらされるような条件の下で行な
った。また、多結晶シリコン膜を用いた場合には、この
脱水素化処理は行なわなかった。
【００２７】その後、ＣＶＤ法やスパッタ法などで、酸
化珪素膜や窒化珪素膜などのキャップ膜５を堆積させ
た。このキャップ膜は必ずしも必要ではなく、製造プロ
セス上問題がない場合には使わない場合もあった。膜厚
は０．１〜５μｍ程度のものを用いた。このようにし
て、特許請求の範囲、請求項２に記載の半導体素子製造
用基板は容易に実施できた。
化珪素膜や窒化珪素膜などのキャップ膜５を堆積させ
た。このキャップ膜は必ずしも必要ではなく、製造プロ
セス上問題がない場合には使わない場合もあった。膜厚
は０．１〜５μｍ程度のものを用いた。このようにし
て、特許請求の範囲、請求項２に記載の半導体素子製造
用基板は容易に実施できた。
【００２８】図３、図４はそれぞれ本発明の半導体素子
の製造方法の一実施例を示したものである。図３
（ａ）、図４（ａ）はそれぞれ平面図、図３（ｂ）、図
４（ｂ）はそれぞれ図３（ａ）、図４（ａ）のａ−ａ部
断面図、図３（ｃ）、図４（ｃ）はそれぞれ図３
（ａ）、図４（ａ）のｂ−ｂ部断面図を示している。
の製造方法の一実施例を示したものである。図３
（ａ）、図４（ａ）はそれぞれ平面図、図３（ｂ）、図
４（ｂ）はそれぞれ図３（ａ）、図４（ａ）のａ−ａ部
断面図、図３（ｃ）、図４（ｃ）はそれぞれ図３
（ａ）、図４（ａ）のｂ−ｂ部断面図を示している。
【００２９】図３、図４では、前記実施例１の半導体素
子製造用基板を用いた一実施例を説明している。９は高
周波アニールされたシリコン膜である。まず、図１に示
した構造の半導体素子製造用基板を用い、本発明者によ
る特開平２−１９９８１７号「高周波アニール方法」に
より、網目状にパターニングされた輪状の水素化非晶質
シリコン膜や多結晶シリコン膜３に、８ＫＷ、５５ＫＨ
ｚ、２分間の高周波アニール処理を施すと、図３のよう
になる。この状態になると、高周波アニールされたシリ
コン膜９は、アニールする前の水素化非晶質シリコン膜
や多結晶シリコン膜に比較すると、結晶性が大幅に改善
された状態とすることができる。その後、通常のフォト
レジスト・エッチング工程を用いて、網目状の高周波ア
ニールされたシリコン膜領域をデバイス形状に分離する
工程を行なう。
子製造用基板を用いた一実施例を説明している。９は高
周波アニールされたシリコン膜である。まず、図１に示
した構造の半導体素子製造用基板を用い、本発明者によ
る特開平２−１９９８１７号「高周波アニール方法」に
より、網目状にパターニングされた輪状の水素化非晶質
シリコン膜や多結晶シリコン膜３に、８ＫＷ、５５ＫＨ
ｚ、２分間の高周波アニール処理を施すと、図３のよう
になる。この状態になると、高周波アニールされたシリ
コン膜９は、アニールする前の水素化非晶質シリコン膜
や多結晶シリコン膜に比較すると、結晶性が大幅に改善
された状態とすることができる。その後、通常のフォト
レジスト・エッチング工程を用いて、網目状の高周波ア
ニールされたシリコン膜領域をデバイス形状に分離する
工程を行なう。
【００３０】図４は半導体膜をデバイス形状に分離した
後の状態を示している。１０はデバイス形状に分離され
た半導体膜領域、１１は高周波アニールされデバイス形
状に分離されたシリコン膜である。図４は通常の半導体
素子製造工程中のガラス基板の一状態であり、通常の半
導体素子製造工程を用いて高性能の半導体素子を容易に
完成させることができる。
後の状態を示している。１０はデバイス形状に分離され
た半導体膜領域、１１は高周波アニールされデバイス形
状に分離されたシリコン膜である。図４は通常の半導体
素子製造工程中のガラス基板の一状態であり、通常の半
導体素子製造工程を用いて高性能の半導体素子を容易に
完成させることができる。
【００３１】
【発明の効果】本発明の半導体素子製造用基板を用いれ
ば、画素部となるアレイ部分は水素化非晶質シリコン膜
や多結晶シリコン膜の薄膜トランジスタ、駆動部分は高
性能トランジスタという構成の半導体素子を、信頼性良
く安価に製造できるので、それを使った高性能、高信頼
性の液晶ディスプレイを低価格で製造できるようにな
る。
ば、画素部となるアレイ部分は水素化非晶質シリコン膜
や多結晶シリコン膜の薄膜トランジスタ、駆動部分は高
性能トランジスタという構成の半導体素子を、信頼性良
く安価に製造できるので、それを使った高性能、高信頼
性の液晶ディスプレイを低価格で製造できるようにな
る。
【図１】本発明の半導体素子製造用基板の実施例１を示
す図で、同図（ａ）は平面図、同図（ｂ）は同図（ａ）
のａ−ａ部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ部
断面図である。
す図で、同図（ａ）は平面図、同図（ｂ）は同図（ａ）
のａ−ａ部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ部
断面図である。
【図２】本発明の半導体素子製造用基板の実施例２を示
す図で、同図（ａ）は平面図、同図（ｂ）は同図（ａ）
のａ−ａ部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ部
断面図である。
す図で、同図（ａ）は平面図、同図（ｂ）は同図（ａ）
のａ−ａ部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ部
断面図である。
【図３】本発明の半導体素子の製造方法の工程を説明す
る図で、同図（ａ）は平面図、同図（ｂ）は同図（ａ）
のａ−ａ部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ部
断面図である。
る図で、同図（ａ）は平面図、同図（ｂ）は同図（ａ）
のａ−ａ部断面図、同図（ｃ）は同図（ａ）のｂ−ｂ部
断面図である。
【図４】本発明の半導体素子の製造方法の図３に続く工
程を説明する図で、同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のａ−ａ部断面図、同図（ｃ）は同図（ａ）
のｂ−ｂ部断面図である。
程を説明する図で、同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のａ−ａ部断面図、同図（ｃ）は同図（ａ）
のｂ−ｂ部断面図である。
１ 網目状にパターニングされた輪状の半導体膜領域 ２ 孤立した半導体膜領域 ３ 水素化非晶質シリコン膜や多結晶シリコン膜 ４ ガラス基板 ５ キャップ膜 ６ 堀込みパターンに埋め込まれた網目状にパターニ
ングされた輪状の半導体膜領域 ７ 堀込みパターンに埋め込まれた孤立した半導体膜
領域 ８ 堀込みパターンに埋め込まれた水素化非晶質シリ
コン膜や多結晶シリコン膜 ９ 高周波アニールされたシリコン膜 １０ デバイス形状に分離された半導体膜領域 １１ 高周波アニールされデバイス形状に分離された
シリコン膜
ングされた輪状の半導体膜領域 ７ 堀込みパターンに埋め込まれた孤立した半導体膜
領域 ８ 堀込みパターンに埋め込まれた水素化非晶質シリ
コン膜や多結晶シリコン膜 ９ 高周波アニールされたシリコン膜 １０ デバイス形状に分離された半導体膜領域 １１ 高周波アニールされデバイス形状に分離された
シリコン膜
Claims (3)
- 【請求項１】 絶縁性基板の周辺部に、半導体素子群と
なるべき半導体膜領域群を少なくとも含み、この半導体
膜領域群を接続して網目状にパターニングされた輪状の
半導体膜を有し、かつ、この絶縁性基板の中央部に、半
導体素子群となるべき半導体膜領域群を少なくとも含む
孤立した半導体膜領域群を有することを特徴とする半導
体素子製造用基板。 - 【請求項２】 絶縁性基板の周辺部に、半導体素子群と
なるべき半導体膜領域群を少なくとも含み、この半導体
膜領域群を接続した網目状の輪状堀込みパターンを有
し、かつ、この絶縁性基板の中央部に、半導体素子群と
なるべき半導体膜領域群を少なくとも含む孤立した堀込
みパターンを有し、これら２領域の堀込みパターンに半
導体膜を埋め込んだことを特徴とする半導体素子製造用
基板。 - 【請求項３】 前記半導体素子用基板を誘導加熱するこ
とにより網目状の半導体膜を高周波アニールし、その
後、この網目状の半導体膜をデバイス形状に分離する工
程を含むことを特徴とする半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104093A JP2541437B2 (ja) | 1993-02-22 | 1993-02-22 | 半導体素子製造用基板及びその半導体素子の製造方法 |
| US08/187,471 US5416341A (en) | 1993-02-22 | 1994-01-28 | Substrate for a semiconductor device and method for manufacturing a semiconductor device from the substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104093A JP2541437B2 (ja) | 1993-02-22 | 1993-02-22 | 半導体素子製造用基板及びその半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06250208A true JPH06250208A (ja) | 1994-09-09 |
| JP2541437B2 JP2541437B2 (ja) | 1996-10-09 |
Family
ID=12320377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3104093A Expired - Lifetime JP2541437B2 (ja) | 1993-02-22 | 1993-02-22 | 半導体素子製造用基板及びその半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5416341A (ja) |
| JP (1) | JP2541437B2 (ja) |
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| US6399976B1 (en) * | 1995-06-06 | 2002-06-04 | International Business Machines Corporation | Shrink-wrap collar for DRAM deep trenches |
| JPH11160734A (ja) * | 1997-11-28 | 1999-06-18 | Semiconductor Energy Lab Co Ltd | 液晶電気光学装置 |
| US6934001B2 (en) * | 2001-08-13 | 2005-08-23 | Sharp Laboratories Of America, Inc. | Structure and method for supporting a flexible substrate |
| TW554539B (en) * | 2002-09-09 | 2003-09-21 | Chunghwa Picture Tubes Ltd | Thin film transistor source/drain structure and manufacturing method thereof |
| US20070026647A1 (en) * | 2005-07-29 | 2007-02-01 | Industrial Technology Research Institute | Method for forming polycrystalline silicon thin film |
| EP3133590A1 (en) * | 2006-04-19 | 2017-02-22 | Ignis Innovation Inc. | Stable driving scheme for active matrix displays |
| CN102623303A (zh) * | 2011-01-27 | 2012-08-01 | 钟汇才 | 一种soi晶圆的制造方法及其soi晶圆 |
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| JPS63261714A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | Ｓｏｉ基板の製造方法 |
| JPS63292682A (ja) * | 1987-05-26 | 1988-11-29 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JPH02199817A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | 高周波アニール方法 |
| US5247375A (en) * | 1990-03-09 | 1993-09-21 | Hitachi, Ltd. | Display device, manufacturing method thereof and display panel |
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| JPH0434888A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 誘導加熱方式 |
| JPH05211151A (ja) * | 1991-11-29 | 1993-08-20 | Nec Corp | 半導体素子用基板及び半導体素子の製造方法 |
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1993
- 1993-02-22 JP JP3104093A patent/JP2541437B2/ja not_active Expired - Lifetime
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1994
- 1994-01-28 US US08/187,471 patent/US5416341A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5416341A (en) | 1995-05-16 |
| JP2541437B2 (ja) | 1996-10-09 |
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