JPH06196702A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Abstract
(57)【要約】
【目的】 チャンネルポリシリコン層内に、十分に水素
を浸透させる薄膜トランジスタの製造方法を提供する。 【構成】 まず、ＴＦＴのチャンネルポリシリコン層２
の上部にＳＯＧ膜１０をコーティングする。この後、Ｓ
ＯＧ膜１０にＯ2 プラズマ処理を施した後、大気中に露
出させ、ＳＯＧ膜内の水素含量を増加させる。そして、
ＳＯＧ膜１０を一定温度で一定時間の間、熱処理を行
い、ＳＯＧ膜１０内の水素をチャンネルポリシリコン層
２へ浸透させる。
を浸透させる薄膜トランジスタの製造方法を提供する。 【構成】 まず、ＴＦＴのチャンネルポリシリコン層２
の上部にＳＯＧ膜１０をコーティングする。この後、Ｓ
ＯＧ膜１０にＯ2 プラズマ処理を施した後、大気中に露
出させ、ＳＯＧ膜内の水素含量を増加させる。そして、
ＳＯＧ膜１０を一定温度で一定時間の間、熱処理を行
い、ＳＯＧ膜１０内の水素をチャンネルポリシリコン層
２へ浸透させる。
Description
【０００１】
【産業上の利用分野】本発明は高集積スタティックラム
（ＳＲＡＭ）及び液晶ディスプレー（ＬＣＤ）に用いら
れる薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎ
ｓｉｓｔｏｒ：以下、ＴＦＴという）の製造方法に関
し、特に、ＴＦＴ上部にＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌ
ａｓｓ）膜をコーティングし、このＳＯＧ膜をＯ2 プラ
ズマに晒した後、大気中に一定時間露出させ、このＳＯ
Ｇ膜の水素含量を増加した後、熱処理を施しＳＯＧ膜内
の水素をＴＦＴのチャンネルポリシリコン層に浸透させ
る方法に関する。
（ＳＲＡＭ）及び液晶ディスプレー（ＬＣＤ）に用いら
れる薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎ
ｓｉｓｔｏｒ：以下、ＴＦＴという）の製造方法に関
し、特に、ＴＦＴ上部にＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌ
ａｓｓ）膜をコーティングし、このＳＯＧ膜をＯ2 プラ
ズマに晒した後、大気中に一定時間露出させ、このＳＯ
Ｇ膜の水素含量を増加した後、熱処理を施しＳＯＧ膜内
の水素をＴＦＴのチャンネルポリシリコン層に浸透させ
る方法に関する。
【０００２】
【従来の技術】一般に、ＴＦＴにおけるチャンネルポリ
シリコン層の水素含有量を増大させる方法は、水素ガス
を利用するプラズマ方法と、ＰＥＣＶＤ ＳｉＮを堆積
し熱処理を施してＰＥＣＶＤ ＳｉＮ薄膜内の水素をチ
ャンネルシリコン層内に浸透させる方法がある。
シリコン層の水素含有量を増大させる方法は、水素ガス
を利用するプラズマ方法と、ＰＥＣＶＤ ＳｉＮを堆積
し熱処理を施してＰＥＣＶＤ ＳｉＮ薄膜内の水素をチ
ャンネルシリコン層内に浸透させる方法がある。
【０００３】
【発明が解決しようとする課題】しかし、これらの方法
は、いずれも、十分な量の水素が、ＴＦＴのチャンネル
ポリシリコン層内に浸透しないという問題がある。
は、いずれも、十分な量の水素が、ＴＦＴのチャンネル
ポリシリコン層内に浸透しないという問題がある。
【０００４】したがって、本発明はこの問題を解決すべ
くなされたものであり、その目的は、ＴＦＴのチャンネ
ルポリシリコン層内に、十分に水素を含有させる薄膜ト
ランジスタの製造方法を提供することにある。
くなされたものであり、その目的は、ＴＦＴのチャンネ
ルポリシリコン層内に、十分に水素を含有させる薄膜ト
ランジスタの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】前記の目的の達成のた
め、本発明にかかる薄膜トランジスタの製造方法は、金
属コンタクトパターンまで工程を終えたＴＦＴの上部
に、所定の厚さのＳＯＧ膜をコーティングした後、この
ＳＯＧ膜をＯ2 プラズマに晒し、ＳＯＧ膜内の水素含量
を増加させる工程と、このＳＯＧ膜を熱処理する際、Ｓ
ＯＧ膜内の水素が外に逃げ出すのを抑えるためＳＯＧ膜
の上部に絶縁膜を堆積する工程と、一定温度で一定時間
の間熱処理を行い、ＳＯＧ膜内の水素を下部のＴＦＴの
チャンネルポリシリコン層へ浸透させる工程とを含むこ
とを特徴とする。
め、本発明にかかる薄膜トランジスタの製造方法は、金
属コンタクトパターンまで工程を終えたＴＦＴの上部
に、所定の厚さのＳＯＧ膜をコーティングした後、この
ＳＯＧ膜をＯ2 プラズマに晒し、ＳＯＧ膜内の水素含量
を増加させる工程と、このＳＯＧ膜を熱処理する際、Ｓ
ＯＧ膜内の水素が外に逃げ出すのを抑えるためＳＯＧ膜
の上部に絶縁膜を堆積する工程と、一定温度で一定時間
の間熱処理を行い、ＳＯＧ膜内の水素を下部のＴＦＴの
チャンネルポリシリコン層へ浸透させる工程とを含むこ
とを特徴とする。
【０００６】さらに、前記の目的を達成するための本発
明の他の方法は、ポリシリコンよりなるソース電極、ド
レイン電極、及びチャンネルポリシリコン層を備えたＴ
ＦＴの上部に、予定された厚さのＳＯＧ膜をコーティン
グする工程と、Ｏ2 プラズマの処理後に、ＳＯＧ膜内の
水素が外に逃げ出すのを抑えるため、ＳＯＧ膜の上部に
絶縁膜を堆積させる工程と、一定温度で一定時間の間熱
処理を行いＳＯＧ膜内の水素をチャンネルポリシリコン
層へ浸透させる工程とを含むことを特徴とする。
明の他の方法は、ポリシリコンよりなるソース電極、ド
レイン電極、及びチャンネルポリシリコン層を備えたＴ
ＦＴの上部に、予定された厚さのＳＯＧ膜をコーティン
グする工程と、Ｏ2 プラズマの処理後に、ＳＯＧ膜内の
水素が外に逃げ出すのを抑えるため、ＳＯＧ膜の上部に
絶縁膜を堆積させる工程と、一定温度で一定時間の間熱
処理を行いＳＯＧ膜内の水素をチャンネルポリシリコン
層へ浸透させる工程とを含むことを特徴とする。
【０００７】
【作用】この発明において、ＴＦＴのチャンネルポリシ
リコン層に水素の一定含量を増加すれば、チャンネルポ
リシリコン層のダングリング・ボンド（ｄａｎｇｌｉｎ
ｇ ｂｏｎｄ）を低減し、ＴＦＴオフの際の漏れ電流を
低減し、又ＴＦＴ動作の際の駆動電流を増加してＴＦＴ
の特性を向上させる。
リコン層に水素の一定含量を増加すれば、チャンネルポ
リシリコン層のダングリング・ボンド（ｄａｎｇｌｉｎ
ｇ ｂｏｎｄ）を低減し、ＴＦＴオフの際の漏れ電流を
低減し、又ＴＦＴ動作の際の駆動電流を増加してＴＦＴ
の特性を向上させる。
【０００８】
【実施例】以下、添付の図面を参照し本発明をさらに詳
しく説明する。
しく説明する。
【０００９】図１（ａ）、（ｂ）乃至図２（ｃ）は、本
発明の第１の実施例によりＴＦＴを製造する工程を表す
断面図である。以下、製造方法を工程順に説明する。
発明の第１の実施例によりＴＦＴを製造する工程を表す
断面図である。以下、製造方法を工程順に説明する。
【００１０】図１（ａ）に示すように、例えば、シリコ
ン酸化膜などの下部絶縁膜（１）のの上部に、ポリシリ
コン等より成るソース電極（３）及びドレイン電極
（４）を形成するとともに、このソース電極（３）とド
レイン電極（４）との間にチャンネルポリシリコン層
（２）を形成する。そして、この上部にゲート絶縁膜
（５）を形成した後、さらにこの上にポリシリコン層よ
り成るゲート電極（６）を形成する。次に、例えばシリ
コン酸化膜などで層間絶縁膜（７）を形成した後、所定
の位置に金属パターン（８）を形成し、この金属パター
ン（８）と、その下部のソース電極（３）、ドレイン電
極（４）及びゲート電極（６）とをそれぞれコンタクト
させる。
ン酸化膜などの下部絶縁膜（１）のの上部に、ポリシリ
コン等より成るソース電極（３）及びドレイン電極
（４）を形成するとともに、このソース電極（３）とド
レイン電極（４）との間にチャンネルポリシリコン層
（２）を形成する。そして、この上部にゲート絶縁膜
（５）を形成した後、さらにこの上にポリシリコン層よ
り成るゲート電極（６）を形成する。次に、例えばシリ
コン酸化膜などで層間絶縁膜（７）を形成した後、所定
の位置に金属パターン（８）を形成し、この金属パター
ン（８）と、その下部のソース電極（３）、ドレイン電
極（４）及びゲート電極（６）とをそれぞれコンタクト
させる。
【００１１】さらに、後の工程を施す際に金属パターン
（８）を保護するために、これらの上に絶縁膜（９）を
堆積させ、その上部に所定の厚さのＳＯＧ膜（１０）を
コーティングする。次いで、このＳＯＧ膜（１０）をＯ
2 プラズマ（１１）に晒す。ここで、プラズマを発生す
る条件は、例えば圧力９ｔｏｒｒ，ＲＦ（radio freque
ncy ）パワー５００ｗａｔｔ，温度３００〜４００℃と
する。この後、さらに大気中でＳＯＧ膜（１０）を一定
時間、例えば１〜２時間露出させ、ＳＯＧ膜（１０）内
の水素含量を増加させる。
（８）を保護するために、これらの上に絶縁膜（９）を
堆積させ、その上部に所定の厚さのＳＯＧ膜（１０）を
コーティングする。次いで、このＳＯＧ膜（１０）をＯ
2 プラズマ（１１）に晒す。ここで、プラズマを発生す
る条件は、例えば圧力９ｔｏｒｒ，ＲＦ（radio freque
ncy ）パワー５００ｗａｔｔ，温度３００〜４００℃と
する。この後、さらに大気中でＳＯＧ膜（１０）を一定
時間、例えば１〜２時間露出させ、ＳＯＧ膜（１０）内
の水素含量を増加させる。
【００１２】なお、図１（ａ）にはゲート電極（６）が
チャンネルポリシリコン層（２）の上部に形成される、
いわゆるトップ（ＴＯＰ）ゲート構造に形成したが、ゲ
ート電極がチャンネルポリシリコン層（１２）の下部に
形成される、いわゆるボトム（ｂｏｔｔｏｍ）ゲート構
造にも形成できる。また、ＳＯＧ膜（１０）に水素が浸
透される原理は、ＳＯＧ膜をＯ2 プラズマに晒すことに
より、酸素ラジカルがこのＳＯＧ膜内に浸透し、そのた
めＳＯＧ膜に存在するカーボン基、例えば、ＣＨ3 が酸
素ラジカルと反応してＣＯ2 とＨに変換され、ＳＯＧ膜
の外に逃げ出す。そして、後の工程で、このＳＯＧ膜を
大気中に露出させれば、大気中のＨ2 がＳＯＧ膜内に浸
透し、空いているカーボン基の座にＨ基が吸着するもの
である。
チャンネルポリシリコン層（２）の上部に形成される、
いわゆるトップ（ＴＯＰ）ゲート構造に形成したが、ゲ
ート電極がチャンネルポリシリコン層（１２）の下部に
形成される、いわゆるボトム（ｂｏｔｔｏｍ）ゲート構
造にも形成できる。また、ＳＯＧ膜（１０）に水素が浸
透される原理は、ＳＯＧ膜をＯ2 プラズマに晒すことに
より、酸素ラジカルがこのＳＯＧ膜内に浸透し、そのた
めＳＯＧ膜に存在するカーボン基、例えば、ＣＨ3 が酸
素ラジカルと反応してＣＯ2 とＨに変換され、ＳＯＧ膜
の外に逃げ出す。そして、後の工程で、このＳＯＧ膜を
大気中に露出させれば、大気中のＨ2 がＳＯＧ膜内に浸
透し、空いているカーボン基の座にＨ基が吸着するもの
である。
【００１３】次に、図１（ｂ）に示すように、図１
（ａ）の工程の後、ＳＯＧ膜（１０）の上部に保護膜
（１２）として、例えばシリコン酸化膜を堆積させる。
これにより、この後に施すＳＯＧ膜（１０）の熱処理の
際に、ＳＯＧ膜（１０）内の水素が外に逃げ出すのを抑
えることができる。次いで、一定温度で一定時間の間、
熱処理を行い、ＳＯＧ膜（１０）内の水素をチャンネル
ポリシリコン層（２）に浸透させる。この際、ＳＯＧ膜
（１０）に含まれた水素は粒子が小さいため、前述した
熱処理工程によって、層間絶縁膜（７）と、ゲート電極
（６）を通過しチャンネルポリシリコン層（２）とに、
少量の水素が容易に浸透する。
（ａ）の工程の後、ＳＯＧ膜（１０）の上部に保護膜
（１２）として、例えばシリコン酸化膜を堆積させる。
これにより、この後に施すＳＯＧ膜（１０）の熱処理の
際に、ＳＯＧ膜（１０）内の水素が外に逃げ出すのを抑
えることができる。次いで、一定温度で一定時間の間、
熱処理を行い、ＳＯＧ膜（１０）内の水素をチャンネル
ポリシリコン層（２）に浸透させる。この際、ＳＯＧ膜
（１０）に含まれた水素は粒子が小さいため、前述した
熱処理工程によって、層間絶縁膜（７）と、ゲート電極
（６）を通過しチャンネルポリシリコン層（２）とに、
少量の水素が容易に浸透する。
【００１４】この後、図２（ｃ）に示すように、保護膜
（１２）とＳＯＧ膜（１０）を除去する。
（１２）とＳＯＧ膜（１０）を除去する。
【００１５】本発明の第１の実施例によれば、チャンネ
ルポリシリコン層だけでなく他の電極にも水素が浸透す
るが、ＴＦＴの動作に影響を及ぼすのは、主にチャンネ
ルポリシリコン層である。
ルポリシリコン層だけでなく他の電極にも水素が浸透す
るが、ＴＦＴの動作に影響を及ぼすのは、主にチャンネ
ルポリシリコン層である。
【００１６】なお、本実施例では、ＳＯＧ膜（１０）を
Ｏ2 プラズマに晒す例を示したが、Ｏ2 プラズマの代り
に、Ｎ2 Ｏプラズマ等、酸素原子を含むプラズマを用い
ることもできる。
Ｏ2 プラズマに晒す例を示したが、Ｏ2 プラズマの代り
に、Ｎ2 Ｏプラズマ等、酸素原子を含むプラズマを用い
ることもできる。
【００１７】次に、本発明の第２の実施例を、図３
（ａ）乃至図４（ｃ）に示す。以下工程順に説明する。
（ａ）乃至図４（ｃ）に示す。以下工程順に説明する。
【００１８】まず、図３（ａ）に示すように、下部絶縁
膜（２１）の上部にポリシリコン層より成るゲート電極
（２２）を形成した後、この上部にゲート絶縁膜（２
３）を形成する。次いで、この上部にポリシリコン層よ
り成るソース電極（２５）、ドレイン電極（２６）及び
チャンネルポリシリコン層（２４）をそれぞれ公知の技
術で形成する。次いで、この上部に所定の厚さのＳＯＧ
膜（２７）をコーティングした後、このＳＯＧ膜（２
７）をＯ2 プラズマ（３０）に晒す。そして、この後、
このＳＯＧ膜（２７）を大気中に一定時間露出させ、Ｓ
ＯＧ膜（２７）内の水素含量を増加させる。
膜（２１）の上部にポリシリコン層より成るゲート電極
（２２）を形成した後、この上部にゲート絶縁膜（２
３）を形成する。次いで、この上部にポリシリコン層よ
り成るソース電極（２５）、ドレイン電極（２６）及び
チャンネルポリシリコン層（２４）をそれぞれ公知の技
術で形成する。次いで、この上部に所定の厚さのＳＯＧ
膜（２７）をコーティングした後、このＳＯＧ膜（２
７）をＯ2 プラズマ（３０）に晒す。そして、この後、
このＳＯＧ膜（２７）を大気中に一定時間露出させ、Ｓ
ＯＧ膜（２７）内の水素含量を増加させる。
【００１９】なお、図３（ａ）の例では、ゲート電極
（２２）がチャンネルポリシリコン層（２４）の下部に
形成される、いわゆるボトム（ｂｏｔｔｏｍ）ゲート構
造に形成したが、ゲート電極（２２）がチャンネルポリ
シリコン層（２４）の上部に形成される、いわゆるトッ
プ（ＴＯＰ）ゲート構造に形成することもできる。
（２２）がチャンネルポリシリコン層（２４）の下部に
形成される、いわゆるボトム（ｂｏｔｔｏｍ）ゲート構
造に形成したが、ゲート電極（２２）がチャンネルポリ
シリコン層（２４）の上部に形成される、いわゆるトッ
プ（ＴＯＰ）ゲート構造に形成することもできる。
【００２０】次いで、図４（ｂ）に示すように、ＳＯＧ
膜（２７）の上部に、保護膜（２８）として、例えばシ
リコン酸化膜を堆積させる。これにより、この後に施す
ＳＯＧ膜（２７）の熱処理の際に、ＳＯＧ膜（２７）内
の水素が外に逃げ出すのを抑えることができる。次い
で、一定温度で一定時間の間、熱処理を行い、ＳＯＧ膜
（２７）内の水素をＴＦＴのチャンネルポリシリコン層
（２４）へ浸透させる。そして、図４（ｃ）に示すよう
に、保護膜（２８）とＳＯＧ膜（２７）とを除去する。
膜（２７）の上部に、保護膜（２８）として、例えばシ
リコン酸化膜を堆積させる。これにより、この後に施す
ＳＯＧ膜（２７）の熱処理の際に、ＳＯＧ膜（２７）内
の水素が外に逃げ出すのを抑えることができる。次い
で、一定温度で一定時間の間、熱処理を行い、ＳＯＧ膜
（２７）内の水素をＴＦＴのチャンネルポリシリコン層
（２４）へ浸透させる。そして、図４（ｃ）に示すよう
に、保護膜（２８）とＳＯＧ膜（２７）とを除去する。
【００２１】なお、この第２の実施例においても、Ｏ2
プラズマを用いる例を示したが、Ｏ 2 プラズマに代り、
Ｎ2 Ｏプラズマ等、酸素原子を含むプラズマを用いるこ
ともできる。
プラズマを用いる例を示したが、Ｏ 2 プラズマに代り、
Ｎ2 Ｏプラズマ等、酸素原子を含むプラズマを用いるこ
ともできる。
【００２２】
【発明の効果】以上説明したように、前記の本発明によ
れば、ＳＯＧ膜とＯ2 プラズマとを利用し、チャンネル
ポリシリコン層に水素を浸透させることにより、ＴＦＴ
オフの際、漏れ電流を低減することができ、ＴＦＴの動
作時に、駆動電流を増加させＴＦＴの特性を向上させる
ことができる。
れば、ＳＯＧ膜とＯ2 プラズマとを利用し、チャンネル
ポリシリコン層に水素を浸透させることにより、ＴＦＴ
オフの際、漏れ電流を低減することができ、ＴＦＴの動
作時に、駆動電流を増加させＴＦＴの特性を向上させる
ことができる。
【図１】（ａ）、（ｂ）は、本発明の第１の実施例によ
るＴＦＴの製造工程を順に示す断面図である。
るＴＦＴの製造工程を順に示す断面図である。
【図２】（ｃ）は、図１（ｂ）に続くＴＦＴの製造工程
を示す断面図である。
を示す断面図である。
【図３】（ａ）は、本発明の第２の実施例によるＴＦＴ
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図４】（ｂ）、（ｃ）は、図３（ａ）に続くＴＦＴの
製造工程を順に示す断面図である。
製造工程を順に示す断面図である。
１，２１…下部絶縁膜、２，２４…チャンネルポリシリ
コン層、３，２５…ソース電極、４，２６…ドレイン電
極、５，２３…ゲート絶縁膜、７…層間絶縁膜、８…金
属パターン、９…絶縁膜、１０，２７…ＳＯＧ（Ｓｐｉ
ｎ−Ｏｎ−Ｇｌａｓｓ）膜、１１，３０…Ｏ2 プラズ
マ、１２，２８…保護膜。
コン層、３，２５…ソース電極、４，２６…ドレイン電
極、５，２３…ゲート絶縁膜、７…層間絶縁膜、８…金
属パターン、９…絶縁膜、１０，２７…ＳＯＧ（Ｓｐｉ
ｎ−Ｏｎ−Ｇｌａｓｓ）膜、１１，３０…Ｏ2 プラズ
マ、１２，２８…保護膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (9)
- 【請求項１】 薄膜トランジスタの製造方法において、 ソース、ドレイン及びチャンネルを備えた薄膜トランジ
スタを形成し、この上部に層間絶縁膜を形成する工程
と、 前記薄膜トランジスタのソース、ドレイン及びゲート電
極にそれぞれコンタクトする金属パターンを形成する工
程と、 前記薄膜トランジスタ上部に絶縁膜を形成する工程と、 前記絶縁膜の上部に予定された厚さのＳＯＧ膜をコーテ
ィングする工程と、 前記ＳＯＧ膜をＯ2 プラズマに晒す工程と、 前記ＳＯＧ膜を大気中に露出し、前記ＳＯＧ膜内の水素
含量を増加させる工程と、 前記ＳＯＧ膜上部に保護膜を堆積する工程と、 熱処理を行い、前記ＳＯＧ膜内の水素を下部に有する薄
膜トランジスタのチャンネルポリシリコン層に浸透させ
る工程とを含むことを特徴とする薄膜トランジスタの製
造方法。 - 【請求項２】 前記Ｏ2 プラズマに代り、Ｎ2 Ｏプラズ
マ等、酸素原子を含むプラズマを利用する請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項３】 前記薄膜トランジスタの構造は、ゲート
電極がチャンネルポリシリコン層の上部に形成されるト
ップ（ＴＯＰ）ゲート構造を含む請求項１記載の薄膜ト
ランジスタの製造方法。 - 【請求項４】 前記薄膜トランジスタの構造は、ゲート
電極がチャンネルポリシリコン層の下部に形成されるボ
トム（ｂｏｔｔｏｍ）ゲート構造を含む請求項１記載の
薄膜トランジスタの製造方法。 - 【請求項５】 薄膜トランジスタの製造方法において、 下部絶縁膜の上部にゲート電極、ゲート絶縁膜、ソース
電極、ドレイン電極及びチャンネルポリシリコン層を備
える薄膜トランジスタを形成する工程と、 前記薄膜トランジスタの上部にＳＯＧ膜をコーティング
する工程と、 前記ＳＯＧ膜をＯ2 プラズマに晒し、大気中に露出して
前記ＳＯＧ膜内の水素含量を増加させる工程と、 前記ＳＯＧ膜の上部に保護膜を形成する工程と、 熱処理を施し、前記ＳＯＧ膜内の水素を前記薄膜トラン
ジスタのチャンネルポリシリコン層へ浸透させる工程と
を含む薄膜トランジスタの製造方法。 - 【請求項６】 前記Ｏ2 プラズマに代りに、Ｈ2 Ｏプラ
ズマ等、酸素原子を含むプラズマを利用する請求項５記
載の薄膜トランジスタの製造方法。 - 【請求項７】 前記保護膜は、シリコン酸化膜を含む請
求項５記載の薄膜トランジスタの製造方法。 - 【請求項８】 前記薄膜トランジスタの構造は、ゲート
電極がチャンネルポリシリコン層の上部に形成されるト
ップ（ＴＯＰ）ゲートを含む請求項５記載の薄膜トラン
ジスタの製造方法。 - 【請求項９】 前記薄膜トランジスタの構造は、ゲート
電極がチャンネルポリシリコン層の下部に形成されるボ
トム（ｂｏｔｔｏｍ）ゲート構造を含む請求項５記載の
薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR920017793 | 1992-09-29 | ||
| KR92-17793 | 1992-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196702A true JPH06196702A (ja) | 1994-07-15 |
| JPH0793443B2 JPH0793443B2 (ja) | 1995-10-09 |
Family
ID=19340289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242992A Expired - Lifetime JPH0793443B2 (ja) | 1992-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5366910A (ja) |
| JP (1) | JPH0793443B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242895A (ja) * | 2006-03-08 | 2007-09-20 | Mitsubishi Electric Corp | 薄膜トランジスタ装置及びその製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5643804A (en) * | 1993-05-21 | 1997-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a hybrid integrated circuit component having a laminated body |
| US5567658A (en) * | 1994-09-01 | 1996-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for minimizing peeling at the surface of spin-on glasses |
| US5861345A (en) * | 1995-05-01 | 1999-01-19 | Chou; Chin-Hao | In-situ pre-PECVD oxide deposition process for treating SOG |
| US5556806A (en) * | 1995-06-28 | 1996-09-17 | Taiwan Semiconductor Manufacturing Company | Spin-on-glass nonetchback planarization process using oxygen plasma treatment |
| US5930677A (en) * | 1997-04-21 | 1999-07-27 | Chartered Semiconductor Manufacturing, Ltd | Method for reducing microloading in an etchback of spin-on-glass or polymer |
| US6054390A (en) * | 1997-11-05 | 2000-04-25 | Chartered Semiconductor Manufacturing Ltd. | Grazing incident angle processing method for microelectronics layer fabrication |
| FR2797999B1 (fr) | 1999-08-31 | 2003-08-08 | St Microelectronics Sa | Procede de fabrication d'une capacite integree sur un substrat de silicium |
| US7418407B2 (en) | 1999-10-14 | 2008-08-26 | Jarbridge, Inc. | Method for electronic gifting using merging images |
| US7511332B2 (en) * | 2005-08-29 | 2009-03-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical flash memory |
| DE102006039235A1 (de) * | 2006-08-16 | 2008-02-21 | E.G.O. Elektro-Gerätebau GmbH | Haushaltsgerät mit einer Bedienvorrichtung und Verfahren zur Anwendung eines Haushaltsgerätes mit einer Bedienvorrichtung |
| JP4172515B2 (ja) * | 2006-10-18 | 2008-10-29 | ソニー株式会社 | 発光素子の製造方法 |
| US8669644B2 (en) * | 2009-10-07 | 2014-03-11 | Texas Instruments Incorporated | Hydrogen passivation of integrated circuits |
| KR20220122293A (ko) * | 2021-02-26 | 2022-09-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4885262A (en) * | 1989-03-08 | 1989-12-05 | Intel Corporation | Chemical modification of spin-on glass for improved performance in IC fabrication |
| US5252515A (en) * | 1991-08-12 | 1993-10-12 | Taiwan Semiconductor Manufacturing Company | Method for field inversion free multiple layer metallurgy VLSI processing |
| US5254497A (en) * | 1992-07-06 | 1993-10-19 | Taiwan Semiconductor Manufacturing Company | Method of eliminating degradation of a multilayer metallurgy/insulator structure of a VLSI integrated circuit |
-
1993
- 1993-09-28 US US08/127,994 patent/US5366910A/en not_active Expired - Lifetime
- 1993-09-29 JP JP5242992A patent/JPH0793443B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242895A (ja) * | 2006-03-08 | 2007-09-20 | Mitsubishi Electric Corp | 薄膜トランジスタ装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793443B2 (ja) | 1995-10-09 |
| US5366910A (en) | 1994-11-22 |
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