JPH0617251U - 半導体装置 - Google Patents

半導体装置

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JPH0617251U
JPH0617251U JP5357292U JP5357292U JPH0617251U JP H0617251 U JPH0617251 U JP H0617251U JP 5357292 U JP5357292 U JP 5357292U JP 5357292 U JP5357292 U JP 5357292U JP H0617251 U JPH0617251 U JP H0617251U
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

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  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 ＩＣチップと受光素子チップとを有し、これ
らが同一リードフレーム上に並置されて成る半導体装置
において、ノイズ低減、高感度で小型の半導体装置を提
供するものである。 【構成】 ＩＣチップ１とフォトダイオードチップ２と
を同一リードフレーム３上にダイボンドし、前記ＩＣチ
ップ１，フォトダイオードチップ２が前記リードフレー
ム３とボンディングワイヤ４により接続された半導体装
置において、前記ＩＣチップ１とフォトダイオード２間
のリードフレーム３部分にワイヤにより、一次，二次ボ
ンディングを行いワイヤループ５を形成し、これを静電
結合によるノイズ遮断手段としたことを特徴とする。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、ＩＣチップとフォトダイオードチップ等の受光素子とを有し、同一 リードフレーム上にアッセンブリして成る半導体装置に関するもので、例えば、 リモコン又は各種センサ等に利用される。
【０００２】
【従来の技術】
従来の半導体装置の構造は、ＩＣチップとフォトダイオードチップ（以下、単 にＰＤチップと示す）とを別個のリードフレーム上にアッセンブリし、別々にパ ッケージされ、デバイス化した後に基板等により結合して成る。
【０００３】 また、他の従来の半導体装置の構造は、１チップのＯＰＩＣ技術を利用し、Ｉ Ｃチップ上にＰＤを設け、１チップ１パッケージにより構成されて成る。
【０００４】
【考案が解決しようとする課題】
従来の半導体装置では、ＩＣとＰＤとを基板等により結合することにより、基 板等が必要となり、加工も必要とし、形状が大きくなった。
【０００５】 また、他の従来の半導体装置では、ＩＣチップ上にＰＤを設け、１チップ１パ ッケージとしたが、ＰＤが大きくなるとＯＰＩＣではチップサイズが大きくなり 、歩留りが悪くなる為、２チップ１パッケージとすることが望ましくなった。し かし、ＩＣチップとＰＤチップとを同一パッケージ内に入れる為、同一リードフ レーム上にＩＣチップとＰＤチップとをダイボンドする場合に、ＩＣチップ，Ｐ Ｄチップのサブストレートの電位を同電位にする為、ＰＤチップをＰ型サブスト レートにする必要がある。また、高ゲインアンプを内蔵しており、ＰＤ部インピ ーダンスは非常に高くなり、現在のリモコン受光ユニットで８０ｄＢのゲインを 有しており、ＩＣチップの出力反転時のノイズがＰＤチップにかえり、出力にノ イズが発生する等の影響が出る可能性がある。
【０００６】 本考案は、上記問題点を解決することを目的とするものである。
【０００７】
【課題を解決するための手段】
ＩＣチップと受光素子チップとを有し、これらが同一リードフレーム上に並置 されて成る半導体装置において、前記ＩＣチップと前記受光素子チップ間に、静 電結合によるノイズ遮断手段を形成したことを特徴とする。
【０００８】
【作用】
ＩＣチップと受光素子チップ間に、静電結合によるノイズ遮断手段を形成した ことにより、ノイズは遮断され、ノイズ低減される。
【０００９】
【実施例】
静電結合について、簡単なモデル図を用いて説明する。
【００１０】 図５（ａ）に示すように、導体Ａ，Ｂがあり静電容量Ｃ1がある場合、導体Ｂ の負荷インピーダンスをＺLとし、導体Ａの信号源ＶSが導体Ｂに影響するノイズ をＶNとすると、
【００１１】
【数１】
【００１２】 結合容量は非常に小さいので、１》２πｆＣ1ＺLとなり、 ＶN＝２πｆＣ1ＺLＶS 図５（ｂ）に示すように、導体Ａ，Ｂ間にＧＮＤ電位の金属板Ｄがあるとメイ ンの結合部分Ｃ2，Ｃ3が遮蔽される為、ＶN′は、 ＶN′＝２πｆＣ0ＺLＶS となり、 ＶN′／ＶN＝Ｃ0／Ｃ1 となり、 Ｃ0＜＜Ｃ1の為、 静電結合を大きく減少させることが可能となる。
【００１３】 上記内容は、金属物を完全に遮蔽した場合だけでなく、ＧＮＤ電位にした金属 を導体間に近付けるだけで、容量が下がり効果がある。
【００１４】 図１は、本考案の一実施例を示す構造図（ａ）及び断面図（ｂ）である。ＩＣ チップ１とＰＤチップ２とを同一リードフレーム３上にダイボンドし、前記ＩＣ チップ１，ＰＤチップ２が前記リードフレーム３とボンディングワイヤ４により 接続され、前記ＩＣチップ１とＰＤチップ２間のリードフレーム３部分（ＧＮＤ 電位）にワイヤにより、一次，二次ボンディングを行いワイヤループ５を形成す る。これにより、前記ＩＣチップ１とＰＤチップ２間の静電結合によるノイズは 、ワイヤループ５により遮蔽され、ノイズ低減できる。
【００１５】 更に、図２に示すように、上記実施例において、前記リードフレーム３上のＩ Ｃチップ１搭載部とＰＤチップ２搭載部間に段差６を設け、前記ＩＣチップ１又 はＰＤチップ２を落とし込むことにより、前記ＩＣチップ１とＰＤチップ２間に 壁ができ、静電結合を小さくする為、さらに効果が上がる。
【００１６】 尚、図２における段差６を設けたことにより、前記ＩＣチップ１又はＰＤチッ プ２の側面に不必要な光が入る可能性がある為、図３の如く、段差６部分に反射 防止用コーティング７を施すことにより解決できる。反射防止用コーティング７ は、ツヤ消しを含めた樹脂又は無光沢メッキが良い。
【００１７】 図４は、本考案の他の実施例を示す構造図（ａ）及び断面図（ｂ）である。Ｉ Ｃチップ１とＰＤチップ２とを同一リードフレーム３上にダイボンドし、前記Ｉ Ｃチップ１，ＰＤチップ２が前記リードフレーム３とボンディングワイヤ４によ り接続され、前記ＩＣチップ１とＰＤチップ２間のリードフレーム３部分に、リ ードフレーム材の切り起こし部分８を形成することにより、静電結合ノイズを遮 蔽できる。尚、切り起こし部分８は、リードフレーム３の作製時に加工すると良 い。
【００１８】 更に、上記実施例において、前記リードフレーム上のＩＣチップ搭載部とＰＤ チップ搭載部間に段差を設け、前記ＩＣチップ又はＰＤチップを落とし込むこと により、前記ＩＣチップとＰＤチップ間に壁ができ、静電結合を小さくする為、 さらに効果が上がる。
【００１９】 尚、前記段差を設けたことにより、前記ＩＣチップ又はＰＤチップの側面に不 必要な光が入る可能性がある為、前記段差部分に反射防止用コーティングを施す ことにより解決できる。反射防止用コーティングは、ツヤ消しを含めた樹脂又は 無光沢メッキが良い。
【００２０】 更に他の実施例として、他の実施例と相違する所のみ説明する。ＩＣチップ１ とＰＤチップ２との間のリードフレーム３部分に、シリコン樹脂に金属フィラを 含有させて、塗布又は印刷することにより、遮蔽を行うことが可能である。また 、樹脂を使用することにより、遮蔽部分を自由に形成することができ、構造上の 自由度、コスト低減ができる。
【００２１】 更に、上記実施例において、前記リードフレーム上のＩＣチップ搭載部とＰＤ チップ搭載部間に段差を設け、前記ＩＣチップ又はＰＤチップを落とし込むこと により、前記ＩＣチップとＰＤチップ間に壁ができ、静電結合を小さくする為、 さらに効果が上がる。
【００２２】 尚、前記段差を設けたことにより、前記ＩＣチップ又はＰＤチップの側面に不 必要な光が入る可能性がある為、前記段差部分に反射防止用コーティングを施す ことにより解決できる。反射防止用コーティングは、ツヤ消しを含めた樹脂又は 無光沢メッキが良い。
【００２３】
【考案の効果】
以上のように本考案によれば、半導体装置において、ＩＣチップと受光素子チ ップ間に、ワイヤループ又は切り起こし部分等から成る静電結合によるノイズ遮 断手段を形成したことにより、ノイズは遮断される。したがって、ＩＣチップと 受光素子チップとを同一リードフレーム上に載置した１パッケージ化が可能とな り、ノイズの問題を生じさせること無く、装置の小型化，低コスト化を達成でき るものである。
【図面の簡単な説明】
【図１】本考案の一実施例を示す構造図（ａ）及び断面
図（ｂ）である。
【図２】図１のリードフレームに段差を設けた場合の構
造図である。
【図３】図２の段差部分に反射防止コーティングをした
場合の構造図である。
【図４】本考案の他の実施例を示す構造図（ａ）及び断
面図（ｂ）である。
【図５】静電結合によるノイズの説明モデル図（ａ）及
び（ｂ）である。
【符号の説明】
１ ＩＣチップ ２ フォトダイオードチップ ３ リードフレーム ４ ボンディングワイヤ ５ ワイヤループ（遮断手段） ６ 段差 ８ 切り起こし部分（遮断手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 10/02 // Ｈ０１Ｌ 31/10 8422−4Ｍ Ｈ０１Ｌ 31/10 Ｇ

Claims (7)

    【実用新案登録請求の範囲】
  1. 【請求項１】 ＩＣチップと受光素子チップとを有し、
    これらが同一リードフレーム上に並置されて成る半導体
    装置において、前記ＩＣチップと前記受光素子チップ間
    に、静電結合によるノイズ遮断手段を形成したことを特
    徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記ノイズ遮断手段が、前記ＩＣチップと受光素子チップ
    間のリードフレーム部分に取り付けられたワイヤである
    ことを特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、リ
    ードフレーム上のＩＣチップ搭載部と受光素子チップ搭
    載部間に段差を形成したことを特徴とする半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置において、前
    記ノイズ遮断手段が、前記ＩＣチップと受光素子チップ
    間のリードフレーム材の切り起こし部分であることを特
    徴とする半導体装置。
  5. 【請求項５】 請求項４記載の半導体装置において、リ
    ードフレーム上のＩＣチップ搭載部と受光素子チップ搭
    載部間に段差を形成したことを特徴とする半導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、前
    記ノイズ遮断手段が前記ＩＣチップと受光素子チップ間
    のリードフレーム部分に付着せしめられた導電性フィラ
    含有樹脂であることを特徴とする半導体装置。
  7. 【請求項７】 請求項６記載の半導体装置において、リ
    ードフレーム上のＩＣチップ搭載部と受光素子チップ搭
    載部間に段差を形成したことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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JPS61218180A (ja) * 1985-03-23 1986-09-27 Sumitomo Electric Ind Ltd 受光デバイス

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JPS61218180A (ja) * 1985-03-23 1986-09-27 Sumitomo Electric Ind Ltd 受光デバイス

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