JPH0613529A - 半導体装置 - Google Patents
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- JPH0613529A JPH0613529A JP4165943A JP16594392A JPH0613529A JP H0613529 A JPH0613529 A JP H0613529A JP 4165943 A JP4165943 A JP 4165943A JP 16594392 A JP16594392 A JP 16594392A JP H0613529 A JPH0613529 A JP H0613529A
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Abstract
(57)【要約】 （修正有）
【目的】 薄膜多層配線層の配線領域の低減を抑制する
一方、繁雑な操作やコストアップを来さずに、マウント
された半導体素子の発熱を容易にする。 【構成】 薄膜多層配線板９とこの主面上のダイパッド
16に配置され、又主面に露出されている接続用電極パッ
ド15に電気的に接続された半導体素子18があり、配線板
９は、その外表面部に放熱端子17で導出された伝熱層12
を素子18の配置面側に内蔵し、又、素子18が搭載された
ダイパッド16に熱伝導的に接続された構成を有してい
る。
一方、繁雑な操作やコストアップを来さずに、マウント
された半導体素子の発熱を容易にする。 【構成】 薄膜多層配線板９とこの主面上のダイパッド
16に配置され、又主面に露出されている接続用電極パッ
ド15に電気的に接続された半導体素子18があり、配線板
９は、その外表面部に放熱端子17で導出された伝熱層12
を素子18の配置面側に内蔵し、又、素子18が搭載された
ダイパッド16に熱伝導的に接続された構成を有してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、熱伝達経路を備えた薄
膜多層配線板に所要の半導体素子（半導体チップ）を搭
載・実装した構成の半導体装置に係り、特にマルチチッ
プモジュールの構成に適する半導体装置に関する。
膜多層配線板に所要の半導体素子（半導体チップ）を搭
載・実装した構成の半導体装置に係り、特にマルチチッ
プモジュールの構成に適する半導体装置に関する。
【０００２】
【従来の技術】たとえば大型コンピュータや画像処理装
置など、高速な動作が要求される電子機器に使用される
マルチチップモジュール (MCM)の構成は、一般に、図５
に要部構成を断面的に示すように構成されている。すな
わち、シリコンやセラミックスなど熱伝導性のよいベー
ス基板１の主面の所定領域内に、合成樹脂絶縁層２と導
体パターン層、たとえば第１の信号配線層3a，第２の信
号配線層3bを交互に積層して、薄膜多層配線層４を一体
的に形成した多層配線板と、前記多層配線板の薄膜多層
配線層４面に、たとえば導電性エポキシ樹脂などのマウ
ント材を介してマウント（搭載・配置）された半導体素
子５と、この半導体素子、たとえば高速で動作する半導
体素子５を、薄膜多層配線層４にボンディングワイヤ６
で電気的に接続した構成を成している。
置など、高速な動作が要求される電子機器に使用される
マルチチップモジュール (MCM)の構成は、一般に、図５
に要部構成を断面的に示すように構成されている。すな
わち、シリコンやセラミックスなど熱伝導性のよいベー
ス基板１の主面の所定領域内に、合成樹脂絶縁層２と導
体パターン層、たとえば第１の信号配線層3a，第２の信
号配線層3bを交互に積層して、薄膜多層配線層４を一体
的に形成した多層配線板と、前記多層配線板の薄膜多層
配線層４面に、たとえば導電性エポキシ樹脂などのマウ
ント材を介してマウント（搭載・配置）された半導体素
子５と、この半導体素子、たとえば高速で動作する半導
体素子５を、薄膜多層配線層４にボンディングワイヤ６
で電気的に接続した構成を成している。
【０００３】しかし、前記構成の多層配線板の場合は、
薄膜多層配線層４の絶縁層を構成するポリイミド系樹脂
など、一般的に熱伝導率が 0.2 W／ m・k 程度と低く、
薄膜多層配線層４の熱抵抗が比較的大きいため、マウン
ト（搭載・実装）した半導体素子（たとえば LSI）５の
駆動（動作）による発熱の放散が十分に行われず、結果
的に半導体素子５の誤動作や破損を招来するという問題
がある。なお、通常このようなマルチチップモジュール
の構成においては、信号の伝播遅延時間の低減を図り、
もって高性能化に対応するために、薄膜多層配線層４の
絶縁層として、比誘電率が約3.5 と低いポリイミド系樹
脂などが用いられている。
薄膜多層配線層４の絶縁層を構成するポリイミド系樹脂
など、一般的に熱伝導率が 0.2 W／ m・k 程度と低く、
薄膜多層配線層４の熱抵抗が比較的大きいため、マウン
ト（搭載・実装）した半導体素子（たとえば LSI）５の
駆動（動作）による発熱の放散が十分に行われず、結果
的に半導体素子５の誤動作や破損を招来するという問題
がある。なお、通常このようなマルチチップモジュール
の構成においては、信号の伝播遅延時間の低減を図り、
もって高性能化に対応するために、薄膜多層配線層４の
絶縁層として、比誘電率が約3.5 と低いポリイミド系樹
脂などが用いられている。
【０００４】こうした観点に立って、前記図５に図示し
ているごとく、薄膜多層配線層４の半導体素子５がマウ
ントされる領域を、選択的に複数箇所穿孔して（貫通孔
を設け）、この貫通孔内を熱伝導性物質で充填し、ベー
ス基板１面に到達するサーマルビア７を設けて、熱伝達
経路を形成することが試みられている。つまり、前記半
導体素子５の発熱を、サーマルビア７を介して多層配線
板の裏面側に導き出し、多層配線板の裏面に一体的に配
置した放熱器（たとえば放熱フィン）８により放熱する
ようにしている。
ているごとく、薄膜多層配線層４の半導体素子５がマウ
ントされる領域を、選択的に複数箇所穿孔して（貫通孔
を設け）、この貫通孔内を熱伝導性物質で充填し、ベー
ス基板１面に到達するサーマルビア７を設けて、熱伝達
経路を形成することが試みられている。つまり、前記半
導体素子５の発熱を、サーマルビア７を介して多層配線
板の裏面側に導き出し、多層配線板の裏面に一体的に配
置した放熱器（たとえば放熱フィン）８により放熱する
ようにしている。
【０００５】
【発明が解決しようとする課題】上記したように、半導
体素子５の各マウント領域に、薄膜多層配線層４を貫通
してベース基板１面に到達する複数の熱伝導体領域を、
いわゆるサーマルビア７として埋設・配置した構成を採
ることにより、マウントされた半導体素子５の高速・動
作による発熱を容易に放熱し得る。しかし、一方では半
導体素子５のマウント領域ごとに、複数のサーマルビア
７を形設・配置する必要があり、このため新たに次のよ
うな問題が提起されている。先ず、第１に薄膜多層配線
層４においては、サーマルビア７を形設・配置する領域
での信号配線が不可能となるので、前記信号配線層3a，
3bの配線密度の低下が不可避となり、これを補うため必
然的に信号配線層を増加せざるを得ない。この信号配線
層の増加は、コストアップおよび歩留まり低下などの問
題がある。第２に前記薄膜多層配線層４でのサーマルビ
ア７の形設・配置は、薄膜多層配線層４における信号配
線層3a，3bの形成（構成）可能な領域が大幅に制約され
ることになるため、たとえばマルチチップモジュールの
ごとく、搭載・実装（マウント）された半導体素子（半
導体チップ）間の信号配線長の制御を要する場合、対応
し得ないことが生じるという問題がある。 本発明は上
記事情に対処してなされたもので、薄膜多層配線層の配
線領域の低減を抑制する一方、繁雑な操作やコストアッ
プを招来せずに、マウントされた半導体素子の発熱を容
易に放熱することが可能な半導体装置の提供を目的とす
る。
体素子５の各マウント領域に、薄膜多層配線層４を貫通
してベース基板１面に到達する複数の熱伝導体領域を、
いわゆるサーマルビア７として埋設・配置した構成を採
ることにより、マウントされた半導体素子５の高速・動
作による発熱を容易に放熱し得る。しかし、一方では半
導体素子５のマウント領域ごとに、複数のサーマルビア
７を形設・配置する必要があり、このため新たに次のよ
うな問題が提起されている。先ず、第１に薄膜多層配線
層４においては、サーマルビア７を形設・配置する領域
での信号配線が不可能となるので、前記信号配線層3a，
3bの配線密度の低下が不可避となり、これを補うため必
然的に信号配線層を増加せざるを得ない。この信号配線
層の増加は、コストアップおよび歩留まり低下などの問
題がある。第２に前記薄膜多層配線層４でのサーマルビ
ア７の形設・配置は、薄膜多層配線層４における信号配
線層3a，3bの形成（構成）可能な領域が大幅に制約され
ることになるため、たとえばマルチチップモジュールの
ごとく、搭載・実装（マウント）された半導体素子（半
導体チップ）間の信号配線長の制御を要する場合、対応
し得ないことが生じるという問題がある。 本発明は上
記事情に対処してなされたもので、薄膜多層配線層の配
線領域の低減を抑制する一方、繁雑な操作やコストアッ
プを招来せずに、マウントされた半導体素子の発熱を容
易に放熱することが可能な半導体装置の提供を目的とす
る。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
は、薄膜多層配線板と、前記薄膜多層配線板の主面上の
ダイパッドに搭載・配置され、かつ主面に露出・配置さ
れている接続用電極に電気的に接続された半導体素子を
具備し、前記薄膜多層配線板は、その外表面部に放熱端
子が導出された伝熱層を半導体素子の搭載・配置面側に
内蔵し、かつ前記半導体素子が搭載・配置されたダイパ
ッドに熱伝導的に接続された構成を有していることを特
徴とする。
は、薄膜多層配線板と、前記薄膜多層配線板の主面上の
ダイパッドに搭載・配置され、かつ主面に露出・配置さ
れている接続用電極に電気的に接続された半導体素子を
具備し、前記薄膜多層配線板は、その外表面部に放熱端
子が導出された伝熱層を半導体素子の搭載・配置面側に
内蔵し、かつ前記半導体素子が搭載・配置されたダイパ
ッドに熱伝導的に接続された構成を有していることを特
徴とする。
【０００７】すなわち、本発明は多層配線板（薄膜多層
配線層）の配線可能な領域の低減を極力回避するため、
薄膜多層配線板内に信号配線層と離隔して伝熱層を内層
させ、この伝熱層を半導体素子用ダイパッドおよび放熱
端子に熱伝導的に接続して、熱伝達経路を形成・具備さ
せ放熱を図り、さらに要すれば前記熱伝達経路を利用し
て放熱端子から外部電位を印加し、搭載・実装された半
導体素子の裏面電位を任意に調整・設定し得るように構
成したことを骨子とする。
配線層）の配線可能な領域の低減を極力回避するため、
薄膜多層配線板内に信号配線層と離隔して伝熱層を内層
させ、この伝熱層を半導体素子用ダイパッドおよび放熱
端子に熱伝導的に接続して、熱伝達経路を形成・具備さ
せ放熱を図り、さらに要すれば前記熱伝達経路を利用し
て放熱端子から外部電位を印加し、搭載・実装された半
導体素子の裏面電位を任意に調整・設定し得るように構
成したことを骨子とする。
【０００８】
【作用】本発明に係る半導体装置においては、半導体装
置をマウント（搭載・実装）した薄膜多層配線層面のダ
イパッドが、この薄膜多層配線層に内層的に配置された
伝熱層とともに熱伝達経路を形成し、かつ熱伝達経路を
介して半導体素子の発熱が容易に、また確実に放熱され
るため、半導体素子の誤動作なども全面的に解消され
る。しかも、前記熱伝達経路の形成による薄膜多層配線
層における配線の制約もほとんどないので、配線層を多
層化せずに所要の高密度配線を保持し得るばかりでな
く、コストアップや歩留まりの低下も回避し得ることに
なる。なお、前記熱伝達経路を利用し、外部電位の印加
により半導体素子の裏面電位を、併せて任意に調整・設
定した場合は、半導体素子の動作の安定性をさらに図り
得る。つまり、半導体装置について信頼性の高い機能を
発揮させることが可能となる。
置をマウント（搭載・実装）した薄膜多層配線層面のダ
イパッドが、この薄膜多層配線層に内層的に配置された
伝熱層とともに熱伝達経路を形成し、かつ熱伝達経路を
介して半導体素子の発熱が容易に、また確実に放熱され
るため、半導体素子の誤動作なども全面的に解消され
る。しかも、前記熱伝達経路の形成による薄膜多層配線
層における配線の制約もほとんどないので、配線層を多
層化せずに所要の高密度配線を保持し得るばかりでな
く、コストアップや歩留まりの低下も回避し得ることに
なる。なお、前記熱伝達経路を利用し、外部電位の印加
により半導体素子の裏面電位を、併せて任意に調整・設
定した場合は、半導体素子の動作の安定性をさらに図り
得る。つまり、半導体装置について信頼性の高い機能を
発揮させることが可能となる。
【０００９】
【実施例】以下図１〜図４を参照して本発明の実施例を
説明する。
説明する。
【００１０】実施例１ 図１(a) は本発明に係る半導体装置の要部構成例を示す
平面図、図１(b) は図１(a) のＡ−Ａ′線に沿った断面
図である。図１(a) および(b) において、９は図示され
ていないベース基板、たとえばシリコン、アルミナや窒
化アルミなどのセラミック、アルミや銅などの金属から
成るベース基板の所定領域内主面に、一体的に形成され
ている薄膜多層配線層である。ここで、この薄膜多層配
線層は、ポリイミド系樹脂のような比誘電率の低い合成
樹脂絶縁層10および導体パターン層 11a， 11bを交互に
積層し、さらに前記導体パターン層 11a， 11bよりも上
層に、たとえば銅のような熱伝導性の高い伝熱層12を内
蔵（内層）させた構成を成している。また、前記薄膜多
層配線層９に内層された導体パターン層 11a， 11bは、
いわゆるスルホール（ビア）接続13で電気的に接続し、
さらに薄膜多層配線層９面上の電極パッドに中継ランド
14を介して電気的に接続している。
平面図、図１(b) は図１(a) のＡ−Ａ′線に沿った断面
図である。図１(a) および(b) において、９は図示され
ていないベース基板、たとえばシリコン、アルミナや窒
化アルミなどのセラミック、アルミや銅などの金属から
成るベース基板の所定領域内主面に、一体的に形成され
ている薄膜多層配線層である。ここで、この薄膜多層配
線層は、ポリイミド系樹脂のような比誘電率の低い合成
樹脂絶縁層10および導体パターン層 11a， 11bを交互に
積層し、さらに前記導体パターン層 11a， 11bよりも上
層に、たとえば銅のような熱伝導性の高い伝熱層12を内
蔵（内層）させた構成を成している。また、前記薄膜多
層配線層９に内層された導体パターン層 11a， 11bは、
いわゆるスルホール（ビア）接続13で電気的に接続し、
さらに薄膜多層配線層９面上の電極パッドに中継ランド
14を介して電気的に接続している。
【００１１】さらに、図１(a) ，(b) において、18は前
記薄膜多層配線層９面のマウント領域（ダイパッド）16
面に、マウント（搭載・実装）され、かつ薄膜多層配線
層９面の電極パッド15にワイヤボンディング19された半
導体素子、20は同じく薄膜多層配線層９面に導出された
放熱端子17に熱的に接続された放熱器、たとえば放熱ピ
ンである。ここで、ダイパッド16面への半導体素子18の
マウント、および放熱端子17に対する放熱器20の熱的な
接続に当たり、導電性のダイボンディング用樹脂で緻密
に一体化してある。
記薄膜多層配線層９面のマウント領域（ダイパッド）16
面に、マウント（搭載・実装）され、かつ薄膜多層配線
層９面の電極パッド15にワイヤボンディング19された半
導体素子、20は同じく薄膜多層配線層９面に導出された
放熱端子17に熱的に接続された放熱器、たとえば放熱ピ
ンである。ここで、ダイパッド16面への半導体素子18の
マウント、および放熱端子17に対する放熱器20の熱的な
接続に当たり、導電性のダイボンディング用樹脂で緻密
に一体化してある。
【００１２】なお、上記構成の薄膜多層配線層９は、次
のようにして製造される。すなわち、絶縁層10および所
要のビア接続を形成しながら導体パターン層 11a， 11b
を交互に積層した後、導体パターン層 11b上に絶縁層10
を介して伝熱層12と中継ランド14とを、たとえばめっき
法などにより選択的に形成・配置する。次いで、前記形
成・配置した伝熱層12と中継ランド14を内蔵（内層）す
る形に絶縁層10′を被覆する一方、その被覆絶縁層10′
面に電極パッド15，ダイパッド16，放熱端子17などを設
けることによって、前記薄膜多層配線層９を構成（形
成）し得る。
のようにして製造される。すなわち、絶縁層10および所
要のビア接続を形成しながら導体パターン層 11a， 11b
を交互に積層した後、導体パターン層 11b上に絶縁層10
を介して伝熱層12と中継ランド14とを、たとえばめっき
法などにより選択的に形成・配置する。次いで、前記形
成・配置した伝熱層12と中継ランド14を内蔵（内層）す
る形に絶縁層10′を被覆する一方、その被覆絶縁層10′
面に電極パッド15，ダイパッド16，放熱端子17などを設
けることによって、前記薄膜多層配線層９を構成（形
成）し得る。
【００１３】上記のごとき基本構成を採った半導体装
置、つまり高速に動作する半導体素子（半導体チップ）
18を搭載・実装して成るマルチチップモジュールを、動
作テストしたところ、前記半導体素子18の動作に伴い発
生した発熱は、前記薄膜多層配線層９に形成されている
熱伝達経路および放熱器20を介して容易に放熱され、半
導体素子18の誤動作など起こさずに、信頼性の高い状態
で所要の機能を呈することが確認された。
置、つまり高速に動作する半導体素子（半導体チップ）
18を搭載・実装して成るマルチチップモジュールを、動
作テストしたところ、前記半導体素子18の動作に伴い発
生した発熱は、前記薄膜多層配線層９に形成されている
熱伝達経路および放熱器20を介して容易に放熱され、半
導体素子18の誤動作など起こさずに、信頼性の高い状態
で所要の機能を呈することが確認された。
【００１４】実施例２ 図２(a) は本発明に係る半導体装置の要部構成例を示す
平面図、図２(b) は図２(a) のＡ−Ａ′線に沿った断面
図である。図２(a) および(b) において、９は図示され
ていないベース基板の所定領域内主面に、一体的に形成
されている薄膜多層配線層である。ここで、この薄膜多
層配線層は、ポリイミド系樹脂のような比誘電率の低い
合成樹脂絶縁層10および導体パターン層 11a， 11bを交
互に積層し、さらに前記導体パターン層 11a， 11bより
も上層に、たとえば銅のような熱伝導性の高い伝熱層12
を内蔵（内層）させた構成を成している。また、前記薄
膜多層配線層９に内層された導体パターン層 11a， 11b
は、いわゆるスルホール（ビア）接続13で電気的に接続
し、さらに薄膜多層配線層９面上の電極パッド15に中継
ランド14を介して電気的に接続している。そして、前記
薄膜多層配線層９面のマウント領域（ダイパッド）16面
には、半導体素子18がマウント（搭載・実装）され、か
つ薄膜多層配線層９面の電極パッド15にワイヤボンディ
ング19されており、また薄膜多層配線層９面に導出され
た放熱端子17に放熱器20、たとえば放熱ピンが熱的に接
続された構成を成している。換言すると、この実施例の
場合は、前記放熱器20がリング状に形成され、さらにこ
のリング状放熱器20が、前記半導体素子18および電極パ
ッド15の領域を囲繞する形に設置した他は、実施例１の
場合と基本的に同様な構成を成している。
平面図、図２(b) は図２(a) のＡ−Ａ′線に沿った断面
図である。図２(a) および(b) において、９は図示され
ていないベース基板の所定領域内主面に、一体的に形成
されている薄膜多層配線層である。ここで、この薄膜多
層配線層は、ポリイミド系樹脂のような比誘電率の低い
合成樹脂絶縁層10および導体パターン層 11a， 11bを交
互に積層し、さらに前記導体パターン層 11a， 11bより
も上層に、たとえば銅のような熱伝導性の高い伝熱層12
を内蔵（内層）させた構成を成している。また、前記薄
膜多層配線層９に内層された導体パターン層 11a， 11b
は、いわゆるスルホール（ビア）接続13で電気的に接続
し、さらに薄膜多層配線層９面上の電極パッド15に中継
ランド14を介して電気的に接続している。そして、前記
薄膜多層配線層９面のマウント領域（ダイパッド）16面
には、半導体素子18がマウント（搭載・実装）され、か
つ薄膜多層配線層９面の電極パッド15にワイヤボンディ
ング19されており、また薄膜多層配線層９面に導出され
た放熱端子17に放熱器20、たとえば放熱ピンが熱的に接
続された構成を成している。換言すると、この実施例の
場合は、前記放熱器20がリング状に形成され、さらにこ
のリング状放熱器20が、前記半導体素子18および電極パ
ッド15の領域を囲繞する形に設置した他は、実施例１の
場合と基本的に同様な構成を成している。
【００１５】上記のごとき基本構成を採った半導体装
置、つまり高速に動作する半導体素子（半導体チップ）
18を搭載・実装して成るマルチチップモジュールを、動
作テストしたところ、前記半導体素子18の動作に伴い発
生した発熱は、前記薄膜多層配線層９に形成されている
熱伝達経路および放熱器20を介して容易に放熱され、半
導体素子18の誤動作など起こさずに、信頼性の高い状態
で所要の機能を呈することが確認された。
置、つまり高速に動作する半導体素子（半導体チップ）
18を搭載・実装して成るマルチチップモジュールを、動
作テストしたところ、前記半導体素子18の動作に伴い発
生した発熱は、前記薄膜多層配線層９に形成されている
熱伝達経路および放熱器20を介して容易に放熱され、半
導体素子18の誤動作など起こさずに、信頼性の高い状態
で所要の機能を呈することが確認された。
【００１６】実施例３ 図３および図４は、それぞれ異なる半導体装置の要部構
成例を断面的に示したものである。すなわち、前記実施
例１および実施例２に例示した半導体装置において、所
要の放熱機能を持たせるだけでなく、放熱端子17に導電
体で熱的に接続されている放熱器20に、外部電位を印加
し、伝熱層12およびダイパッド16で形成する熱伝達経路
を介して、前記ダイパッド16面に搭載・配置（マウン
ト）されている半導体素子18の裏面電位を調整し、半導
体素子の動作の安定化ないし信頼性の向上を図ったもの
である。
成例を断面的に示したものである。すなわち、前記実施
例１および実施例２に例示した半導体装置において、所
要の放熱機能を持たせるだけでなく、放熱端子17に導電
体で熱的に接続されている放熱器20に、外部電位を印加
し、伝熱層12およびダイパッド16で形成する熱伝達経路
を介して、前記ダイパッド16面に搭載・配置（マウン
ト）されている半導体素子18の裏面電位を調整し、半導
体素子の動作の安定化ないし信頼性の向上を図ったもの
である。
【００１７】上記のごとき基本構成を採ったマルチチッ
プモジュールについて、前記放熱器20に外部電位 V程
度を印加し、半導体素子18の裏面電位を調整しながら動
作テストしたところ、前記半導体素子18の動作に伴い発
生した発熱は、前記薄膜多層配線層９に形成されている
熱伝達経路および放熱器20を介して容易に放熱され、る
とともに、半導体素子18の動作も安定化され、信頼性の
高い状態で所要の機能を呈することが確認された。
プモジュールについて、前記放熱器20に外部電位 V程
度を印加し、半導体素子18の裏面電位を調整しながら動
作テストしたところ、前記半導体素子18の動作に伴い発
生した発熱は、前記薄膜多層配線層９に形成されている
熱伝達経路および放熱器20を介して容易に放熱され、る
とともに、半導体素子18の動作も安定化され、信頼性の
高い状態で所要の機能を呈することが確認された。
【００１８】
【発明の効果】本発明に係る半導体装置によれば、半導
体素子をマウント（搭載・実装）した薄膜多層配線層面
のダイパッドが、この薄膜多層配線層に内層的に配置さ
れた伝熱層とともに熱伝達経路を形成し、かつ熱伝達経
路を介して半導体素子の発熱が容易に、また確実に放熱
されるため、半導体素子の誤動作なども全面的に解消さ
れる。しかも、前記熱伝達経路も信号配線層と平行して
形成・配置されているため、薄膜多層配線層における配
線の制約もほとんどない。つまり、熱伝達経路は薄膜多
層配線層をその厚さ方向に貫通して形成・配置されない
ので、配線の制約も大幅に解消されることになる。した
がって、配線層を多層化せずに所要の高密度配線の設計
・保持も可能となるばかりでなく、コストアップや歩留
まりの低下も回避し得ることになる。特に、前記熱伝達
経路を利用し、外部電位の印加により半導体素子の裏面
電位を、併せて任意に調整・設定した場合は、半導体素
子の動作の安定性をさらに図り得る。
体素子をマウント（搭載・実装）した薄膜多層配線層面
のダイパッドが、この薄膜多層配線層に内層的に配置さ
れた伝熱層とともに熱伝達経路を形成し、かつ熱伝達経
路を介して半導体素子の発熱が容易に、また確実に放熱
されるため、半導体素子の誤動作なども全面的に解消さ
れる。しかも、前記熱伝達経路も信号配線層と平行して
形成・配置されているため、薄膜多層配線層における配
線の制約もほとんどない。つまり、熱伝達経路は薄膜多
層配線層をその厚さ方向に貫通して形成・配置されない
ので、配線の制約も大幅に解消されることになる。した
がって、配線層を多層化せずに所要の高密度配線の設計
・保持も可能となるばかりでなく、コストアップや歩留
まりの低下も回避し得ることになる。特に、前記熱伝達
経路を利用し、外部電位の印加により半導体素子の裏面
電位を、併せて任意に調整・設定した場合は、半導体素
子の動作の安定性をさらに図り得る。
【図１】(a) は本発明に係る半導体装置の要部構成例を
示す平面図、(b) は図(a) のＡ−Ａ′線に沿った断面
図。
示す平面図、(b) は図(a) のＡ−Ａ′線に沿った断面
図。
【図２】(a) は本発明に係る半導体装置の他の要部構成
例を示す平面図、(b) は図(a)のＡ−Ａ′線に沿った断
面図。
例を示す平面図、(b) は図(a)のＡ−Ａ′線に沿った断
面図。
【図３】本発明に係る半導体装置の別の要部構成例を示
す断面図。
す断面図。
【図４】本発明に係る半導体装置のさらに他の要部構成
例を示す断面図。
例を示す断面図。
【図５】従来の半導体装置の要部構成を示す断面図。
１…ベース基板 ２，10…合成樹脂絶縁層 3a， 1
1a…第１の信号配線層 （導体パターン層） 3b， 11b…第２の信号配線層
（導体パターン層） ４，９…薄膜多層配線 ５，
18…半導体素子（半導体チップ） ６，19…ボンディ
ングワイヤ ７…サーマルビア ８，20…放熱器
12…伝熱層 13…スルホール接続（ビア接続）
14…中継ランド 15…電極パッド 16…ダイパッド
17…放熱端子
1a…第１の信号配線層 （導体パターン層） 3b， 11b…第２の信号配線層
（導体パターン層） ４，９…薄膜多層配線 ５，
18…半導体素子（半導体チップ） ６，19…ボンディ
ングワイヤ ７…サーマルビア ８，20…放熱器
12…伝熱層 13…スルホール接続（ビア接続）
14…中継ランド 15…電極パッド 16…ダイパッド
17…放熱端子
Claims (1)
- 【請求項１】 薄膜多層配線板と、前記薄膜多層配線板
の主面上のダイパッドに搭載・配置され、かつ主面に露
出・配置されている接続用電極に電気的に接続された半
導体素子を具備し、 前記薄膜多層配線板は、その外表面部に放熱端子が導出
された伝熱層を半導体素子の搭載・配置面側に内蔵し、
かつ前記半導体素子が搭載・配置されたダイパッドに熱
伝導的に接続された構成を有していることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594392A JP3207248B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594392A JP3207248B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613529A true JPH0613529A (ja) | 1994-01-21 |
| JP3207248B2 JP3207248B2 (ja) | 2001-09-10 |
Family
ID=15821968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16594392A Expired - Lifetime JP3207248B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3207248B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123708A (ja) * | 2008-11-19 | 2010-06-03 | Sony Corp | 実装基板及び半導体モジュール |
| JP2014143264A (ja) * | 2013-01-23 | 2014-08-07 | Sansha Electric Mfg Co Ltd | 半導体装置 |
| WO2017208309A1 (ja) * | 2016-05-30 | 2017-12-07 | 三菱電機株式会社 | 電子モジュールおよび電子モジュールの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102054487B1 (ko) * | 2018-01-09 | 2019-12-10 | 영농조합법인 부김농산 | 오디 메밀면 및 이의 제조방법 |
-
1992
- 1992-06-24 JP JP16594392A patent/JP3207248B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123708A (ja) * | 2008-11-19 | 2010-06-03 | Sony Corp | 実装基板及び半導体モジュール |
| JP4730426B2 (ja) * | 2008-11-19 | 2011-07-20 | ソニー株式会社 | 実装基板及び半導体モジュール |
| US8263871B2 (en) | 2008-11-19 | 2012-09-11 | Sony Corporation | Mount board and semiconductor module |
| JP2014143264A (ja) * | 2013-01-23 | 2014-08-07 | Sansha Electric Mfg Co Ltd | 半導体装置 |
| WO2017208309A1 (ja) * | 2016-05-30 | 2017-12-07 | 三菱電機株式会社 | 電子モジュールおよび電子モジュールの製造方法 |
| JP6251420B1 (ja) * | 2016-05-30 | 2017-12-20 | 三菱電機株式会社 | 電子モジュールおよび電子モジュールの製造方法 |
| CN109156081A (zh) * | 2016-05-30 | 2019-01-04 | 三菱电机株式会社 | 电子模块及电子模块的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3207248B2 (ja) | 2001-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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