JPH06103746B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06103746B2 JPH06103746B2 JP63222133A JP22213388A JPH06103746B2 JP H06103746 B2 JPH06103746 B2 JP H06103746B2 JP 63222133 A JP63222133 A JP 63222133A JP 22213388 A JP22213388 A JP 22213388A JP H06103746 B2 JPH06103746 B2 JP H06103746B2
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- JP
- Japan
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- cosi
- poly
- layer
- metal
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 <産業上の利用分野> 本発明は熱的に安定な低抵抗ゲート電極を有する半導体
装置に関するものである。
装置に関するものである。
<従来の技術> LSIのゲート配線材料として、従来よりn+‐ポリSi(比
抵抗…1000〜2000μΩ・cm程度)が広く使われてきた。
しかし、デバイスの微細化と共に配線の低抵抗化が要求
され、256K,1MDRAM程度のLSIでは、WSix/n+‐ポリSi、M
oSix/n+‐ポリSi(シリサイドの比抵抗…約100μΩ・c
m)等のポリサイド構造配線が多く使われている。さら
に微細化され、4M,16MDRAM等のデバイスになると、Mo,W
等の高融点金属(比抵抗…10μΩ・cm程度)を使う必要
性が出て来る。しかし、Mo/n+‐ポリSi、W/n+‐ポリSi
構造にした場合、ゲート電極形成後の高温熱処理でシリ
サイド化が起こり、安定な電極は形成されない。その
為、メタルとn+‐ポリSiとの間にシリサイド化を防止す
るバリア層の形成が必要になる。そして、バリア層とし
てMoSi2,WSi2等を用いて検討が行われている(第2図
参照)。
抵抗…1000〜2000μΩ・cm程度)が広く使われてきた。
しかし、デバイスの微細化と共に配線の低抵抗化が要求
され、256K,1MDRAM程度のLSIでは、WSix/n+‐ポリSi、M
oSix/n+‐ポリSi(シリサイドの比抵抗…約100μΩ・c
m)等のポリサイド構造配線が多く使われている。さら
に微細化され、4M,16MDRAM等のデバイスになると、Mo,W
等の高融点金属(比抵抗…10μΩ・cm程度)を使う必要
性が出て来る。しかし、Mo/n+‐ポリSi、W/n+‐ポリSi
構造にした場合、ゲート電極形成後の高温熱処理でシリ
サイド化が起こり、安定な電極は形成されない。その
為、メタルとn+‐ポリSiとの間にシリサイド化を防止す
るバリア層の形成が必要になる。そして、バリア層とし
てMoSi2,WSi2等を用いて検討が行われている(第2図
参照)。
<発明が解決しようとする課題> しかしながら、Mo,W等の高融点金属は、シリサイド中の
拡散種がSiであるために、高温熱処理を行うと、n+‐ポ
リSi中のSiがシリサイド中を拡散し、上層のメタルがシ
リサイド化され、安定な電極が形成されない。
拡散種がSiであるために、高温熱処理を行うと、n+‐ポ
リSi中のSiがシリサイド中を拡散し、上層のメタルがシ
リサイド化され、安定な電極が形成されない。
<課題を解決するための手段> バリア層にCoSi2、NiSi2及びPt2Siを用いる。
<作用> Coの場合、シリサイド中の拡散種はCoであるために、基
本的にはn+‐ポリSiが吸い上げられることは無い。さら
に、Coよりシリサイド化され難い金属M(W,Ni等){自
由エネルギー(Co+2Si→CoSi2)<自由エネルギー(M
+2Si→MSi2)}を上層に用いることにより、高温熱処
理を行ってもCoSi2とMとの反応が防止できる可能性が
高く、熱的に安定な電極形成が可能になる。
本的にはn+‐ポリSiが吸い上げられることは無い。さら
に、Coよりシリサイド化され難い金属M(W,Ni等){自
由エネルギー(Co+2Si→CoSi2)<自由エネルギー(M
+2Si→MSi2)}を上層に用いることにより、高温熱処
理を行ってもCoSi2とMとの反応が防止できる可能性が
高く、熱的に安定な電極形成が可能になる。
<実施例> 第1図にメタル/CoSi2/n+‐ポリSiゲート作成の工程
を示す。
を示す。
Si基板11上に形成されたゲート酸化膜12上にn+‐ポリSi
膜13を堆積し、その上からスパッタリング法によりCo膜
14を堆積する。次に、Ar雰囲気中で加熱処理(800〜900
℃)を行い、CoSi2層15を形成する。この時、炉内に酸
素が混入することを防止するために、電気炉よりもラン
プ加熱炉を用いる方が良い。なお、CoSi2層の形成であ
るが、CoSixのターゲットを用いてスパッタリング法に
より形成を行ってもよい。CoSi2層15を形成後、W,Ni等
のメタル層16を堆積し、この後、RIEによりエッチング
して、メタル/CoSi2/n+‐ポリSiゲート17を作成す
る。
膜13を堆積し、その上からスパッタリング法によりCo膜
14を堆積する。次に、Ar雰囲気中で加熱処理(800〜900
℃)を行い、CoSi2層15を形成する。この時、炉内に酸
素が混入することを防止するために、電気炉よりもラン
プ加熱炉を用いる方が良い。なお、CoSi2層の形成であ
るが、CoSixのターゲットを用いてスパッタリング法に
より形成を行ってもよい。CoSi2層15を形成後、W,Ni等
のメタル層16を堆積し、この後、RIEによりエッチング
して、メタル/CoSi2/n+‐ポリSiゲート17を作成す
る。
なお、本発明に於いては、バリア層にCoSi2を用いてい
るが、NiSi2またはPt2Si等を用いることもできる。NiSi
2を用いた場合、上層メタル層にはW等用い、Pt2Siを用
いた場合、上層メタル層にはW,Ni等を用いる。
るが、NiSi2またはPt2Si等を用いることもできる。NiSi
2を用いた場合、上層メタル層にはW等用い、Pt2Siを用
いた場合、上層メタル層にはW,Ni等を用いる。
<発明の効果> 以上詳細に説明したように、本発明によれば、熱的に安
定な低抵抗ゲート電極を有する半導体装置を得ることが
できるものである。
定な低抵抗ゲート電極を有する半導体装置を得ることが
できるものである。
第1図は本発明に係るメタル/CoSi2/n+‐ポリSiゲー
ト作成工程を示すフロー図、第2図は従来の半導体装置
に於けるゲート電極構造を示す断面図である。 符号の説明 11:Si基板、12:ゲート酸化膜、13:N+‐ポリSi膜、14:Co
膜、15:CoSi2層、16:メタル層、17:メタル/CoSi2/n+
‐ポリSiゲート。
ト作成工程を示すフロー図、第2図は従来の半導体装置
に於けるゲート電極構造を示す断面図である。 符号の説明 11:Si基板、12:ゲート酸化膜、13:N+‐ポリSi膜、14:Co
膜、15:CoSi2層、16:メタル層、17:メタル/CoSi2/n+
‐ポリSiゲート。
Claims (1)
- 【請求項1】メタル/Co、Ni又はPtのシリサイド/ポリS
i構造のゲート電極を設けたことを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63222133A JPH06103746B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63222133A JPH06103746B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0269979A JPH0269979A (ja) | 1990-03-08 |
JPH06103746B2 true JPH06103746B2 (ja) | 1994-12-14 |
Family
ID=16777687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63222133A Expired - Lifetime JPH06103746B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06103746B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0704886A1 (en) * | 1994-09-29 | 1996-04-03 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for etching cobalt silicide layers |
KR100448859B1 (ko) * | 1997-12-31 | 2004-12-30 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
-
1988
- 1988-09-05 JP JP63222133A patent/JPH06103746B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0269979A (ja) | 1990-03-08 |
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Legal Events
Date | Code | Title | Description |
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