JPH0269979A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0269979A JPH0269979A JP63222133A JP22213388A JPH0269979A JP H0269979 A JPH0269979 A JP H0269979A JP 63222133 A JP63222133 A JP 63222133A JP 22213388 A JP22213388 A JP 22213388A JP H0269979 A JPH0269979 A JP H0269979A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は熱的に安定な低抵抗ゲート電極を有する半導体
装置に関するものである。
装置に関するものである。
〈従来の技術〉
ＬＳＩのゲート配線材料として、従来よりｎポリＳｉ
（比抵抗・・・１０００〜２０００μΩ・ｍ程度）が
広く使われてきた。しかし、デバイスの微細化と共に配
線の低抵抗化が要求され、２５６に、ＩＭＤＲＡＭ程度
のＬＳＩでは、ＷＳｉｘ／サイドの比抵抗・・・約１０
０μΩ・ｍ）等のポリサイド構造配線が多く使われてい
る。さらに微細化され、４Ｍ、１６ＭＤＲＡＭ等のデバ
イスになると、Ｍｏ ＋ Ｗ等の高融点金属（比抵抗・
・・ｌＯμΩ・（７）程度）を使う必要性が出て来るｏ
しかし、＋ Ｍ ｏ ／ ｎ −ポリＳ ｉ 、 Ｗ／ｎ −ポ
リＳｉ構造にした場合、ゲート電極形成後の高温熱処理
でシリサイド化が起こり、安定な電極は形成されない。
（比抵抗・・・１０００〜２０００μΩ・ｍ程度）が
広く使われてきた。しかし、デバイスの微細化と共に配
線の低抵抗化が要求され、２５６に、ＩＭＤＲＡＭ程度
のＬＳＩでは、ＷＳｉｘ／サイドの比抵抗・・・約１０
０μΩ・ｍ）等のポリサイド構造配線が多く使われてい
る。さらに微細化され、４Ｍ、１６ＭＤＲＡＭ等のデバ
イスになると、Ｍｏ ＋ Ｗ等の高融点金属（比抵抗・
・・ｌＯμΩ・（７）程度）を使う必要性が出て来るｏ
しかし、＋ Ｍ ｏ ／ ｎ −ポリＳ ｉ 、 Ｗ／ｎ −ポ
リＳｉ構造にした場合、ゲート電極形成後の高温熱処理
でシリサイド化が起こり、安定な電極は形成されない。
その為、メタルとｎ −ポリＳ１との間にシリサイド化
を防止するバリア層の形成が必要になる。そして、バリ
ア層としてＭｏＳ ｉ２．ＷＳｉｚ 等を用いて検討が
行われている（第２図参照）。
を防止するバリア層の形成が必要になる。そして、バリ
ア層としてＭｏＳ ｉ２．ＷＳｉｚ 等を用いて検討が
行われている（第２図参照）。
〈発明が解決しようとする課題〉
しかしながら、Ｍｏ＋ Ｗ等の高融点金属は、シリサイ
ド中の拡散種がＳｉ であるために、高温熱処理を行う
と、ｎ −ポリＳｉ中のＳｉ がシリサイド中を拡散し
、上層のメタルがシリサイド化され、安定な電極が形成
されない。
ド中の拡散種がＳｉ であるために、高温熱処理を行う
と、ｎ −ポリＳｉ中のＳｉ がシリサイド中を拡散し
、上層のメタルがシリサイド化され、安定な電極が形成
されない。
〈課題を解決するための手段〉
バリア層にＣｏＳｉ２を用いる。
〈作 用〉
Ｃｏの場合、シリサイド中の拡散種はＣｏであるために
、基本的にはｎ −ポリＳｉ が吸い上げられること
は無い。さらに、Ｃｏよりシリサイド化され難い金属Ｍ
（Ｗ、Ｎｉ等）（自由エネルギ（Ｃｏ＋２Ｓｉ−ＣｏＳ
ｉ２ ）＜自由エネルギ（Ｍ＋２５１−Ｍ５ｉｚ ）
）を上層に用いることにより、高温熱処理を行ってもＣ
ｏＳｉ２とＭとの反応が防止できる可能性が高く、熱的
に安定な電極形成が可能になる。
、基本的にはｎ −ポリＳｉ が吸い上げられること
は無い。さらに、Ｃｏよりシリサイド化され難い金属Ｍ
（Ｗ、Ｎｉ等）（自由エネルギ（Ｃｏ＋２Ｓｉ−ＣｏＳ
ｉ２ ）＜自由エネルギ（Ｍ＋２５１−Ｍ５ｉｚ ）
）を上層に用いることにより、高温熱処理を行ってもＣ
ｏＳｉ２とＭとの反応が防止できる可能性が高く、熱的
に安定な電極形成が可能になる。
〈実施例〉
第１図にメタル／ＣｏＳｉ２／ｎ −ポリＳｉ ゲト
作成の工程を示す。
作成の工程を示す。
Ｓｉ 基板ｌｌ上に形成されたゲート酸化膜１２上にｎ
−ポリＳｌ膜１３を堆積し、その上からスパンクリン
グ法によりＣｏ膜１４を堆積する。
−ポリＳｌ膜１３を堆積し、その上からスパンクリン
グ法によりＣｏ膜１４を堆積する。
次に、Ａｒ 雰囲気中で加熱処理（８００〜９００°Ｃ
）を行い、ＣｏＳｉ□層１５を層成５る。この時、炉内
に酸素が混入することを防止するために、電気炉よりも
ランプ加熱炉を用いる方が良い。なお、Ｃｏ５１ｚ層の
形成であるが、ＣｏＳｉｘのターゲットを用いてスパッ
タリング法により形成を行ってもよい０ＣｏＳｉｚ層１
５を形成後、Ｗ、Ｎｉ等のメタル層１６を堆積し、その
後、ＲＩＥによりエツチングして、メタル／ＣｏＳｉ２
／ｎ −ポリＳｉゲート１７を作成する。
）を行い、ＣｏＳｉ□層１５を層成５る。この時、炉内
に酸素が混入することを防止するために、電気炉よりも
ランプ加熱炉を用いる方が良い。なお、Ｃｏ５１ｚ層の
形成であるが、ＣｏＳｉｘのターゲットを用いてスパッ
タリング法により形成を行ってもよい０ＣｏＳｉｚ層１
５を形成後、Ｗ、Ｎｉ等のメタル層１６を堆積し、その
後、ＲＩＥによりエツチングして、メタル／ＣｏＳｉ２
／ｎ −ポリＳｉゲート１７を作成する。
なお、本発明に於いては、バリア層にＣｏＳｉ２を用い
ているが、Ｎ１５ｉｚｔたはｐｔ２ｓｉ等を用いること
もできる。Ｎ１５ｉｚを用いた場合、上層メタル層には
Ｗ等用い、ＰｔｚＳｉを用いた場合、上層メタル層には
Ｗ、Ｎｉ等を用いる○〈発明の効果〉 以上詳細に説明したように、本発明によれば、熱的に安
定な低抵抗ゲート電極を有する半導体装置を得ることが
できるものである０
ているが、Ｎ１５ｉｚｔたはｐｔ２ｓｉ等を用いること
もできる。Ｎ１５ｉｚを用いた場合、上層メタル層には
Ｗ等用い、ＰｔｚＳｉを用いた場合、上層メタル層には
Ｗ、Ｎｉ等を用いる○〈発明の効果〉 以上詳細に説明したように、本発明によれば、熱的に安
定な低抵抗ゲート電極を有する半導体装置を得ることが
できるものである０
第１．図は本発明に係るメタル／ＣｏＳｉ２／ｎ−ポ１
ＪＳｉ ゲート作成工程を示すフロー図、第２図は従
来の半導体装置に於けるゲート電極構造を示す断面図で
ある。 符号の説明 ］１：Ｓ］基板、１２：ゲート酸化膜、１３：＋ ｎ−ポリＳｊ膜、＋４：Ｃｏ膜、 ］ ５ ：ＣｏＳ
＋２層、１６ ：メタル層、＋７：メタル／Ｃｏ５１ｚ
／＋ ｎ −ポリＳｉ ゲート。
ＪＳｉ ゲート作成工程を示すフロー図、第２図は従
来の半導体装置に於けるゲート電極構造を示す断面図で
ある。 符号の説明 ］１：Ｓ］基板、１２：ゲート酸化膜、１３：＋ ｎ−ポリＳｊ膜、＋４：Ｃｏ膜、 ］ ５ ：ＣｏＳ
＋２層、１６ ：メタル層、＋７：メタル／Ｃｏ５１ｚ
／＋ ｎ −ポリＳｉ ゲート。
Claims (1)
- １、メタル／ＣｏＳｉ＿２／ポリＳｉ構造のゲート電極
を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222133A JPH06103746B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222133A JPH06103746B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269979A true JPH0269979A (ja) | 1990-03-08 |
| JPH06103746B2 JPH06103746B2 (ja) | 1994-12-14 |
Family
ID=16777687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222133A Expired - Lifetime JPH06103746B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103746B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704886A1 (en) * | 1994-09-29 | 1996-04-03 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for etching cobalt silicide layers |
| KR100448859B1 (ko) * | 1997-12-31 | 2004-12-30 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
-
1988
- 1988-09-05 JP JP63222133A patent/JPH06103746B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704886A1 (en) * | 1994-09-29 | 1996-04-03 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for etching cobalt silicide layers |
| KR100448859B1 (ko) * | 1997-12-31 | 2004-12-30 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103746B2 (ja) | 1994-12-14 |
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Legal Events
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