JPH0592855U - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 信頼性の高い情報処理装置を得る。 【構成】 メモリ読みだし時にメモリのパリティビット
を読み出しチェックするパリティエラー検出回路を備え
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、電池を用いて揮発性メモリや時計をバックアップする情報処理装 置に関するものである。

【０００２】

【従来の技術】

図３は例えば特公平３−73015 号公報に示された従来の情報処理装置のブロッ ク図、図４は図１の動作を説明するフローチャート図である。図において、１は 装置全体を制御するプロセッサ、２はプロセッサ１の動作を指示するプログラム と固定デ−タが格納されたＲＯＭ、３は揮発性のメモリ、４は時計、５は表示部 、６はオペレータが命令等を入力するキーボード、７は電源、８はスイッチ、９ は電池である。 プロセッサ１は電源７に電源が投入されたとき、ＲＯＭ２から固定データを読 出し、メモリ３に書込んである固定データと比較し、一致しなければメモリ３と 時計４をクリアするように構成されている。

【０００３】 次に動作について説明する。図３において、電源７の電源が切断されると、ス イッチ８は破線で示すように電池９側に接続され、電池９の電流がメモリ３と時 計４に供給される。 電源７に電源が投入されると、スイッチ８は実線で示すように接続され、電源 ７から電流がメモリ３と時計４に供給される。 プロセッサ１はＲＯＭ２からプログラムを読出して動作し、図４に示すように メモリ３に書込まれている固定データと、ＲＯＭ２から読出した固定データとを 比較する。ここで、比較結果が一致すれば時計４がクリアされているか否かを調 べ、クリアされていなければ、通常の処理に移行し、キーボード６から入るオペ レータの指示により動作する。 メモリ３の固定データとＲＯＭ２の固定データとが一致しないとき、プロセッ サ１はメモリ３をクリアした後、ＲＯＭ２から固定データを読出し、メモリ３に 書込む。そして、時計４のクリアを行う。次いで、時計４がクリアされているか 否かを調べ、クリアされていると例えば時刻設定の指示を表示器５に表示する。 オペレータは、時計４がクリアされていることから、電源切断中にメモリ内容 が破壊されたことを知り、時計４の時刻設定を行う。プロセッサ１は通常処理に 移行する。

【０００４】

【考案が解決しようとする課題】

従来の情報処理装置は以上のように構成されているので、揮発性メモリ全体の チェックを行うことは困難であり、また電池障害を検出するためのメモリエリア が必要で、さらに固定データ比較に時間がかかり、情報処理装置の信頼性の向上 が困難であるという問題点があった。

【０００５】 この考案は上記のような問題点を解消するためになされたもので、揮発性メモ リ全体のチェックができるとともに、電池障害を検出するためのメモリエリアを 必要とせず、高速で電池障害を検出することができ、信頼性を向上した情報処理 装置を得ることを目的とする。

【０００６】

【課題を解決するための手段】

この考案に係わる情報処理装置は、メモリ読みだし時にメモリのパリティビッ トを読み出しチェックするパリティエラー検出回路を設けたものである。

【０００７】

【作用】

この考案による情報処理装置は、電源投入時に一部又は全ての揮発性メモリを 読み込み、パリティエラーの有無を検出する。

【０００８】

【実施例】

実施例１． 以下この考案の実施例１による情報処理装置を図について説明する。図１はこ の考案の実施例１による情報処理装置の構成を示すブロック図、図２は図１の動 作を説明するフローチャート図である。図１において、１は装置全体を制御する プロセッサ（ＣＰＵ）、２はプロセッサ１の動作を指示するプログラムと、読み 込みエリアの範囲が格納されたＲＯＭ、３は揮発性のメモリ（ＲＡＭ）、４は時 計、５は表示部、６はオペレータが命令等を入力するキーボード、７は電源、８ はスイッチ、９は電池、10は揮発性メモリ３の読み込み時にパリティエラーを検 出するパリティエラー検出回路である。

【０００９】 次に動作について説明する。図１において、電源７の電源が切断されると、ス イッチ８は破線で示すように電池９側に接続され、電池９の電流がメモリ３と時 計４に供給される。 電源７に電源が投入されると、スイッチ８は実線で示すように接続され、電源 ７から電流がメモリ３と時計４に供給される。 プロセッサ１はＲＯＭ２からメモリ読み込みエリアの範囲を読み込み、指定さ れたエリアのメモリ３を読み込む。 次に、パリティエラ−検出回路10によってパリティエラーの発生の有無を調べ 、パリティエラーが発生していなければ通常の処理に移行し、キーボード６から 入るオペレータの指示により動作する。 ここで、パリティエラー検出回路10は、メモリ３読みだし時に、メモリ３のパ リティビットを読みだしチェックするもので、パリティビットはメモリ３書き込 み時にセットされる。 したがって、電源投入時にメモリ３の読みだしを行った場合、メモリ３書き込 み動作は行っていないので、パリティビットはセットされていないので、パリテ ィエラーとなる。ただし、電池９が正常でバックアップされている場合は、前回 書き込み時のパリティビットも保存されるため、パリティエラーは発生せず、パ リティエラーとなった場合は、電池障害があったと判断することができる。（な お、初めて装置に電源を投入した場合、パリティエラーが発生するのは勿論であ る。） 電源投入時のメモリ３書き込みで、パリティエラーが発生した場合、プロセッ サ１はメモリ３の指定エリアをクリアすることにより、メモリ３のパリティビッ トをセットし、時計４のクリアを行う。 次いで、時計４がクリアされているか否かを調べ、クリアされていると例えば 時刻設定の指示を表示部５に表示する。 オペレータは時計がクリアされていることから、電源切断中にメモリ内容が破 壊されたことを知り、時計の時刻設定を行う。プロセッサ１は通常処理に移行す る。 このように、ＲＯＭ２によりメモリ３の読み込みエリアの指定を行うようにし たので、メモリ全体のチェックや一部のチェックが可能となり、装置毎に自由に 対応できる。

【００１０】 実施例２． 実施例１においては、パリティエラー検出回路で電池障害を判定したが、ＥＣ Ｃエラー検出回路であってもよい。

【００１１】

【考案の効果】

以上のようにこの考案によれば、メモリ読みだし時にメモリのパリティビット を読み出しチェックするパリティエラー検出回路を設けた構成としたので、高速 でメモリ全体をチェックすることができ、信頼性の高い情報処理装置を得る効果 がある。

【図面の簡単な説明】

【図１】この考案の実施例１による情報処理装置の構成
を示すブロック図である。

【図２】図１の動作を説明するフローチャート図であ
る。

【図３】従来の情報処理装置のブロック図である。

【図４】図３の動作を説明するフローチャート図であ
る。

【符号の説明】

１ プロセッサ（ＣＰＵ） ２ ＲＯＭ ３ メモリ（ＲＡＭ） ４ 時計 ５ 表示部 ６ キーボード ７ 電源 ８ スイッチ ９ 電池 10 パリティエラー検出回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 電池を用いて揮発性メモリ及び時計のバ
   ックアップを行う情報処理装置において、情報処理装置
   の電源を投入したときに一部又は全ての揮発性メモリの
   データを読み出すパリティエラー検出回路を設け、パリ
   ティエラーが発生した場合該当の揮発性メモリ及び時計
   のデータをクリアすることを特徴とする情報処理装置。