JPH0749801A - エラー解析支援回路 - Google Patents
エラー解析支援回路Info
- Publication number
- JPH0749801A JPH0749801A JP5194763A JP19476393A JPH0749801A JP H0749801 A JPH0749801 A JP H0749801A JP 5194763 A JP5194763 A JP 5194763A JP 19476393 A JP19476393 A JP 19476393A JP H0749801 A JPH0749801 A JP H0749801A
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- JP
- Japan
- Prior art keywords
- error
- error information
- cpu
- circuit
- latch circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 エラー復旧のために電源を断にしてもエラー
情報を保持することができるエラー解析支援回路を得
る。 【構成】 ＣＰＵ１、ＣＰＵ１がプログラムメモリより
データを読み出す時に出力されるアドレスを書き込むト
レースメモリ３、トレース実行の可否を設定するスイッ
チ７、エラー発生時にＣＰＵ１のレジスタなどを書き込
むエラー情報ラッチ回路４、トレースメモリ３とエラー
情報ラッチ回路４をバックアップするバッテリ８を備え
る。
情報を保持することができるエラー解析支援回路を得
る。 【構成】 ＣＰＵ１、ＣＰＵ１がプログラムメモリより
データを読み出す時に出力されるアドレスを書き込むト
レースメモリ３、トレース実行の可否を設定するスイッ
チ７、エラー発生時にＣＰＵ１のレジスタなどを書き込
むエラー情報ラッチ回路４、トレースメモリ３とエラー
情報ラッチ回路４をバックアップするバッテリ８を備え
る。
Description
【０００１】
【産業上の利用分野】この発明は、マイコン制御による
電子機器一般に使用されるエラー解析に係わり、エラー
復旧のために電源を断にしてもエラー情報を保持できる
エラー解析支援回路に関するものである。
電子機器一般に使用されるエラー解析に係わり、エラー
復旧のために電源を断にしてもエラー情報を保持できる
エラー解析支援回路に関するものである。
【０００２】
【従来の技術】従来のマイコン制御による電子機器の制
御においては、ＣＰＵボード上にトレース専用のメモリ
を備えていないので、プログラムのトレースが必要な場
合は、トレース機能を備えたエミュレータなどを接続し
トレースを行うか、または、ワークエリア用ＲＡＭなど
にソフトウェアで書き込みが行われていた。また、エラ
ーが発生した場合は、エラー情報を記憶させる回路は備
えていたが、特に、バッテリバックアップはされていな
かった。
御においては、ＣＰＵボード上にトレース専用のメモリ
を備えていないので、プログラムのトレースが必要な場
合は、トレース機能を備えたエミュレータなどを接続し
トレースを行うか、または、ワークエリア用ＲＡＭなど
にソフトウェアで書き込みが行われていた。また、エラ
ーが発生した場合は、エラー情報を記憶させる回路は備
えていたが、特に、バッテリバックアップはされていな
かった。
【０００３】
【発明が解決しようとする課題】従来のマイコン制御に
よる電子機器の制御におけるエラー処理は以上のように
行われるので、トレースを行うためにエミュレータなど
が別途必要になる。また、通常の稼動状態では、エミュ
レータなどの装着が困難である。また、ワークエリア用
ＲＡＭなどにソフトウェアで書き込む方法では、ソフト
ウェアの負担が大きくなり、本来のアプリケーションソ
フトウェアの実行に障害となる恐れがある。また、エラ
ーが発生した場合に、エラーを記憶させる回路がバッテ
リバックアップされていないため、エラー復旧にために
電源の入切を行うとエラー情報が消えてしまう等の問題
点があった。
よる電子機器の制御におけるエラー処理は以上のように
行われるので、トレースを行うためにエミュレータなど
が別途必要になる。また、通常の稼動状態では、エミュ
レータなどの装着が困難である。また、ワークエリア用
ＲＡＭなどにソフトウェアで書き込む方法では、ソフト
ウェアの負担が大きくなり、本来のアプリケーションソ
フトウェアの実行に障害となる恐れがある。また、エラ
ーが発生した場合に、エラーを記憶させる回路がバッテ
リバックアップされていないため、エラー復旧にために
電源の入切を行うとエラー情報が消えてしまう等の問題
点があった。
【０００４】この発明は上記のような問題点を解消する
ためになされたもので、トレースを行うためのエミュレ
ータなどを必要とせず、アプリケーションソフトウェア
に負担をかけずに、ハードウェア的にトレースを行うこ
とができ、エラー復旧のために電源断としてもエラー解
析のための情報は保持されるようにしたエラー解析支援
回路を得ることを目的とする。
ためになされたもので、トレースを行うためのエミュレ
ータなどを必要とせず、アプリケーションソフトウェア
に負担をかけずに、ハードウェア的にトレースを行うこ
とができ、エラー復旧のために電源断としてもエラー解
析のための情報は保持されるようにしたエラー解析支援
回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】この発明に係わるエラー
解析支援回路は、ＣＰＵ、このＣＰＵがプログラムメモ
リよりデータを読み出す時に出力されるアドレスを書き
込むトレースメモリ、トレース実行の可否を設定するス
イッチ、エラー発生時にＣＰＵのレジスタなどを書き込
むエラー情報ラッチ回路、トレースメモリとエラー情報
ラッチ回路をバックアップするバッテリを備えたもので
ある。
解析支援回路は、ＣＰＵ、このＣＰＵがプログラムメモ
リよりデータを読み出す時に出力されるアドレスを書き
込むトレースメモリ、トレース実行の可否を設定するス
イッチ、エラー発生時にＣＰＵのレジスタなどを書き込
むエラー情報ラッチ回路、トレースメモリとエラー情報
ラッチ回路をバックアップするバッテリを備えたもので
ある。
【０００６】
【作用】この発明におけるエラー解析支援回路のトレー
スメモリは、エラーが発生した場合、バッテリでバック
アップされたエラー情報ラッチ回路にエラー情報を書き
込む。
スメモリは、エラーが発生した場合、バッテリでバック
アップされたエラー情報ラッチ回路にエラー情報を書き
込む。
【０００７】
実施例１．以下、この発明の実施例を図について説明す
る。図はこの発明の実施例１によるエラー支援回路のブ
ロック図である。図１において、１はＣＰＵ、２はプロ
グラムメモリ、３はトレースメモリ、４はエラー情報ラ
ッチ回路、５はトレースメモリ３およびエラー情報ラッ
チ回路４の書き込み・読み出しを制御する制御回路、６
はトレースメモリ３およびエラー情報ラッチ回路４のデ
ータを読み出すための読み出しゲート、７はトレースメ
モリ３およびエラー情報ラッチ回路４への書き込みを有
効／無効とするためのスイッチ、８はトレースメモリ３
およびエラー情報ラッチ回路４をバッテリバックアップ
するためのバッテリである。
る。図はこの発明の実施例１によるエラー支援回路のブ
ロック図である。図１において、１はＣＰＵ、２はプロ
グラムメモリ、３はトレースメモリ、４はエラー情報ラ
ッチ回路、５はトレースメモリ３およびエラー情報ラッ
チ回路４の書き込み・読み出しを制御する制御回路、６
はトレースメモリ３およびエラー情報ラッチ回路４のデ
ータを読み出すための読み出しゲート、７はトレースメ
モリ３およびエラー情報ラッチ回路４への書き込みを有
効／無効とするためのスイッチ、８はトレースメモリ３
およびエラー情報ラッチ回路４をバッテリバックアップ
するためのバッテリである。
【０００８】次に動作について説明する。図１におい
て、通常、ＣＰＵ１は、プログラムメモリ２に蓄えられ
たプログラムに対しアドレスを出力し、順次データを読
み出しながら実行する。スイッチ７が有効になっている
と、制御回路５は、ＣＰＵ１がアドレス信号を出力する
たびにトレースメモリ３に書き込み信号を出力し、アド
レス信号をトレースメモリ３に書き込む。エラーが発生
すると、制御回路５は、ＣＰＵ１に対しレジスタその他
のエラー情報の読み出し信号を出力する。出力されたエ
ラー情報は、エラー情報ラッチ回路４に書き込まれる。
トレースメモリ３とエラー情報ラッチ回路４は、バッテ
リ８によりバックアップされているので、エラー復旧の
ために電源を断としても、トレースされたアドレスおよ
びエラー情報は記憶されたままである。また、再起動前
にスイッチ７を無効にしておけば、記憶されたアドレス
およびエラー情報は保持される。
て、通常、ＣＰＵ１は、プログラムメモリ２に蓄えられ
たプログラムに対しアドレスを出力し、順次データを読
み出しながら実行する。スイッチ７が有効になっている
と、制御回路５は、ＣＰＵ１がアドレス信号を出力する
たびにトレースメモリ３に書き込み信号を出力し、アド
レス信号をトレースメモリ３に書き込む。エラーが発生
すると、制御回路５は、ＣＰＵ１に対しレジスタその他
のエラー情報の読み出し信号を出力する。出力されたエ
ラー情報は、エラー情報ラッチ回路４に書き込まれる。
トレースメモリ３とエラー情報ラッチ回路４は、バッテ
リ８によりバックアップされているので、エラー復旧の
ために電源を断としても、トレースされたアドレスおよ
びエラー情報は記憶されたままである。また、再起動前
にスイッチ７を無効にしておけば、記憶されたアドレス
およびエラー情報は保持される。
【０００９】
【発明の効果】以上のようにこの発明によれば、ＣＰ
Ｕ、ＣＰＵがプログラムメモリよりデータを読み出す時
に出力されるアドレスを書き込むトレースメモリ、トレ
ース実行の可否を設定するスイッチ、エラー発生時にＣ
ＰＵのレジスタなどを書き込むエラー情報ラッチ回路、
トレースメモリとエラー情報ラッチ回路をバックアップ
するバッテリを備えた構成とすることにより、エラー復
旧のために電源を断としたり、ボードの交換を行っても
エラー情報は保持されるので、エラー解析のための情報
を得ることができるという効果が得られる。
Ｕ、ＣＰＵがプログラムメモリよりデータを読み出す時
に出力されるアドレスを書き込むトレースメモリ、トレ
ース実行の可否を設定するスイッチ、エラー発生時にＣ
ＰＵのレジスタなどを書き込むエラー情報ラッチ回路、
トレースメモリとエラー情報ラッチ回路をバックアップ
するバッテリを備えた構成とすることにより、エラー復
旧のために電源を断としたり、ボードの交換を行っても
エラー情報は保持されるので、エラー解析のための情報
を得ることができるという効果が得られる。
【図面の簡単な説明】
【図１】この発明の実施例１によるエラー解析支援回路
のブロック図である。
のブロック図である。
１ ＣＰＵ ２ プログラムメモリ ３ トレースメモリ ４ エラー情報ラッチ回路 ５ 制御回路 ６ 読み出しゲート ７ スイッチ ８ バッテリ
Claims (1)
- 【請求項１】 ＣＰＵ、このＣＰＵがプログラムメモリ
よりデータを読み出す時に出力されるアドレスを書き込
むトレースメモリ、トレース実行の可否を設定するスイ
ッチ、エラー発生時にＣＰＵのレジスタなどを書き込む
エラー情報ラッチ回路、上記トレースメモリとエラー情
報ラッチ回路をバックアップするバッテリを備えたこと
を特徴とするエラー解析支援回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194763A JPH0749801A (ja) | 1993-08-05 | 1993-08-05 | エラー解析支援回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194763A JPH0749801A (ja) | 1993-08-05 | 1993-08-05 | エラー解析支援回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749801A true JPH0749801A (ja) | 1995-02-21 |
Family
ID=16329838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5194763A Pending JPH0749801A (ja) | 1993-08-05 | 1993-08-05 | エラー解析支援回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749801A (ja) |
-
1993
- 1993-08-05 JP JP5194763A patent/JPH0749801A/ja active Pending
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